半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，例如涉及包括保存互补数据的两个非易失性存储单元在内的半导体器件。
【背景技术】
[0002]以往，已知在对非易失性存储器擦除之前进行写入(预写)的方式。
[0003]例如，日本特开平10-64288号公报(专利文献I)中记载的闪存擦除型非易失性存储器在第一次擦除前写入结束信号(FWE)处于非激活电平期间内依次更新存储单元阵列(I)的地址来进行擦除前写入。然后，若变成激活电平，则该存储器进行如下的控制，即针对各地址进行验证，并仅对验证结果不良的地址再次进行擦除前写入(预写)及验证。
[0004]另外，日本特开平11-144476号公报(专利文献2)中记载的半导体非易失性存储器，在擦除动作模式下至少从存储阵列中读取作为擦除单位的多个存储单元，针对在浮置栅极(floating gate)中没有积累电荷的存储单元进行预写动作，该预写动作是指，通过反复执行单位量的写入动作及写入判定动作来设定成规定量的写入状态的动作。然后，该存储器针对作为擦除单位的多个存储单元，在擦除基准电压下统一进行擦除动作，该擦除动作是指，通过反复执行单位量的擦除动作及擦除判定动作来设定成规定量的擦除状态的动作。该存储器在写入动作模式下针对所选的存储单元进行写入动作，该写入动作是指，通过反复执行单位量的写入动作及写入判定动作来设定成规定量的写入状态的动作。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献I:日本特开平10-64288号公报
[0008]专利文献2:日本特开平11-144476号公报
【发明内容】
[0009]在由保存互补数据的两个单元构成的双单元中，通过擦除双单元数据，使两个单元的阈值电压均处于很小的状态。这时，可想到处于双单元数据擦除前的写入状态下的两个单元的阈值电压之差在进行双单元数据擦除之后也可能会残留。因此，无论是否擦除了双单元数据，都有可能读取出双单元数据擦除前的写入状态而造成安全上的问题。
[0010]然而，在专利文献I记载的方式中是将预写时序高速化的技术，而无法解决在双单元中读取出双单元数据擦除前的写入数据这种安全上的问题。
[0011]另外，在专利文献2记载的方式中，是为了防止对浮置栅极中没有积累电荷的存储单元进行过度擦除而在擦除前进行写入动作的技术，并不解决双单元中的安全上的问题。
[0012]其他课题和新特征可以从本说明书的记述及附图中变得明确。
[0013]根据本发明的一个实施方式，控制电路在接收到双单元数据的擦除要求之后对第一阶段处理的执行进行控制，在第一阶段处理中，使第一存储元件和第二存储元件双方或一方的阈值电压增加，直到第一存储元件的阈值电压和第二存储元件的阈值电压成为规定的写入验证电平。控制电路在第一阶段处理执行完之后对第二阶段处理的执行进行控制，在第二阶段处理中，使第一存储元件的阈值电压和第二存储元件的阈值电压均减少，直到第一存储元件的阈值电压和第二存储元件的阈值电压成为规定的擦除验证电平。
[0014]发明效果
[0015]根据本发明的一个实施方式，能够避免读取出双单元数据擦除前的写入状态。
【附图说明】
[0016]图1是表示第一实施方式的半导体器件的结构的图。
[0017]图2是表示从第一实施方式的半导体器件中的存储阵列进行双单元数据的擦除处理的步骤的流程图。
[0018]图3是表示第三实施方式的微型计算机的结构的图。
[0019]图4是表示闪存模块的结构的图。
[°02°]图5的(a)是表示对分栅(spI it gate)型闪存元件施加的偏压的例子的图。图5的(b)是表示对使用热载流子写入方式的叠栅(stacked gate)型闪存元件施加的偏压的例子的图。图5的(c)是表示对使用FN穿隧(tunnel)写入方式的叠栅型闪存元件施加的偏压的例子的图。
[0021]图6的(a)是表示双单元数据存储有“O”的状态的图。图6的(b)是表示双单元数据存储有“I”的状态的图；图6的(C)是表示双单元数据的初始化状态的图。
[0022]图7的(a)是表示在擦除双单元数据“O”时的时序的图。图7的(b)是表示在擦除双单元数据“I”时的时序的图。
[0023]图8是表示第二实施方式的双单元数据的读取系统、写入系统、擦除系统的具体电路结构的图。
[0024I图9是表示擦除验证电路的结构的图。
[0025 ]图1O是表示第二实施方式的正(pos i t i ve)侧的写入锁存电路的结构的图。
[0026]图11是表示第二实施方式的负(negati ve)侧的写入锁存电路的结构的图。
[0027]图12是表示第二实施方式的双单元数据的擦除处理的步骤的流程图。
[0028]图13是表示双单元数据的擦除处理的步骤的流程图。
[0029]图14是表示第二实施方式中的、基于双单元数据的擦除的正单元MCl与负单元MC2的阈值电压Vth的变化的例子的图。
[0030]图15是表示第三实施方式的双单元数据的擦除处理的步骤的流程图。
[0031]图16是表示第三实施方式中的、基于双单元数据的擦除的正单元MCl与负单元MC2的阈值电压Vth的变化的例子的图。
[0032]图17是表示第三实施方式的变形例的双单元数据的擦除处理的步骤的流程图。
[0033]图18是表示第四实施方式的双单元数据的擦除处理的步骤的流程图。
[0034]图19是表示第四实施方式中的、基于双单元数据的擦除的正单元MCl与负单元MC2的阈值电压Vth的变化的例子的图。
[0035]图20是表示第五实施方式的双单元数据的擦除处理的步骤的流程图。
[0036]图21是表示第五实施方式中的、基于双单元数据的擦除的正单元MCl与负单元MC2的阈值电压Vth的变化的例子的图。
【具体实施方式】
[0037]以下，使用附图对本发明的实施方式进行说明。
[0038][第一实施方式]
[0039]图1是表示第一实施方式的半导体器件的结构的图。
[0040]该半导体器件100具备存储阵列101和控制电路105。
[0041 ] 存储阵列101包括多个双单元104。双单元104因阈值电压Vth的不同而保存二进制数据(双单元数据)，且由各自能够电改写的第一存储元件102和第二存储元件103构成。
[0042]控制电路105在接收到双单元数据的擦除要求之后控制第一阶段处理的执行，以使第一存储元件102和第二存储元件103双方或一方的阈值电压Vth增加，直到第一存储元件102和第二存储元件103的阈值电压Vth变成规定的写入验证电平。
[0043]控制电路105在第一阶段处理执行完之后控制第二阶段处理的执行，以使第一存储元件102和第二存储元件103的阈值电压Vth均减少，直到第一存储元件102和第二存储元件103的阈值电压Vth变成规定的擦除验证电平。
[0044]图2是表示从第一实施方式的半导体器件中的存储阵列101进行双单元数据的擦除处理的步骤的流程图。
[0045 ]首先，控制电路105接收擦除要求信号ERQ (步骤S1I)。
[0046]其次，控制电路105控制第一阶段处理的执行，以使第一存储元件102和第二存储元件103双方或一方的阈值电压增加，直到第一存储元件102和第二存储元件103的阈值电压Vth变成规定的写入验证电平(步骤S102)。
[0047]接着，控制电路105在第一阶段处理执行完之后控制第二阶段处理的执行，以使第一存储元件102和第二存储元件103的阈值电压Vth均减少，直到第一存储元件102和第二存储元件103的阈值电压Vth变成规定的擦除验证电平。
[0048]如上所述，根据本实施方式，通过第一阶段处理将第一存储元件102和第二存储元件103的阈值电压Vth之差缩小，因此，能够使第二阶段处理后的第一存储元件102的阈值电压Vth和第二存储元件103的阈值电压Vth的大小关系与双单元数据擦除前的第一存储元件102的阈值电压Vth和第二存储元件103的阈值电压Vth的大小关系不相关。由此，能够解决读取出双单元数据擦除前的写入状态这个安全上的问题。
[0049][第二实施方式]
[0050]本实施方式的半导体器件是微型计算机。
[0051](微型计算机)
[0052]图3是表示第二实施方式的微型计算机I的结构的图。
[0053]图3所示的微型计算机(MCT)I通过例如互补型MOS集成电路制造技术等而形成在诸如单晶硅之类的一个半导体芯片上。
[0054]微型计算机I虽没有特别限制，但具有高速总线HBUS和外设总线PBUS。高速总线HBUS和外设总线PBUS虽没有特别限制，但分别具有数据总线、地址总线以及控制总线。通过设置两条总线，与在共用总线上共同连接所有电路的情况相比，能够减轻总线的负载，并保证高速的访问动作。
[0055]在高速总线HBUS上连接有:中央处理装置(CPU)2，其具备命令控制部和执行部且执行命令;直接内存存取控制器(DMAC)3;以及总线接口电路(BIF)4，其进行高速总线HBUS与外设总线PBUS的总线接口控制或总线桥接控制。
[0056]在高速总线HBUS上还连接有:随机存取存储器(RAM)5，其用于中央处理装置2的工作区域等；以及闪存模块(FMDL)6，其作为保存数据和程序的非易失性存储器模块。
[0057]在外设总线I3BUS上连接有:闪存定序器(FSQC)7，其对闪存模块(FMDL)6进行命令访问控制；外部输入输出端口( PRT) 8、9;计时器(TMR) 1;以及时钟脉冲发生器(CPG) 11，其生成用于控制微型计算机I的内部时钟CLK。
[0058]微型计算机I还具备在XTAL/EXTAL上连接振荡器或供给外部时钟的时钟端子、指示待机状态的外部硬件待机端子STB、指示复位的外部复位端子RES、外部电源端子VccjP外部接地端子Vss。
[0059]在此，作为逻辑电路的闪存定序器7和阵列结构的闪存模块6是另外使用CAD工具设计的，因此为了方便作为各自独立的电路模块来示出，但两者共同构成一个闪存。闪存模块6经由只读的高速访问端口(HACSP)与高速总线HBUS连接。CPU2或DMAC3能够从高速总线HBUS经由高速访问端口对闪存模块6进行读访问。CPU2或DMAC3在对闪存模块6进行写入及初始化的访问时，经由总线接口 4通过外设总线PBUS向闪存定序器7发行命令。由此，闪存定序器7从外设总线PBUS通过低速访问端口( LACSP)对闪存模块的初始化和写入动作进行控制。
[0060](闪存模块)
[0061 ]图4是表示闪存模块6的结构的图。
[0062]闪存模块6使用两个非易失性存储单元进行I比特的信息的存储。即，存储阵列(MARY)19具备多个作为I比特的双单元的各自可改写的两个非易失性存储单元MC1、MC2。在图4中，作为代表仅图示了一对。在本说明书中，将存储单元MCl称为正单元，将存储单元MC2称为负单元。当然，闪存模块6有时还包括使用一个非易失性存储单元进行I比特的信息