具有减小的感测延迟和改善的感测余量的sram读取缓冲器的制造方法
【专利说明】具有减小的感测延迟和改善的感测余量的SRAM读取缓冲器
[0001]相关申请的交叉引用
[0002]本申请要求共同拥有的于2013年8月2日提交的美国非临时专利申请N0.13/957，485的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
[0003]题堡
[0004]本公开一般涉及存储器设备，尤其涉及存储器设备的读取缓冲器。
[0005]相关技术描述
[0006]技术进步已产生越来越小且越来越强大的电子设备。例如，当前存在各种移动设备，诸如无线电话、个人数字助理(PDA)和寻呼设备。移动设备可以是小型、轻量且易于由用户携带的。无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，无线电话可处理可执行指令，包括软件应用，诸如可被用于访问因特网的web浏览器应用。无线电话通常使用易失性存储器(诸如静态随机存取存储器(SRAM))来存储和访问数据和指令。无线电话和其他移动设备可包括显著的计算能力。
[0007]用户越来越期望移动设备包括高(例如，“快”)性能而同时还消耗低功率(例如，具有长电池寿命)。可降低电子设备的供电电压以节省功率(例如，延长移动设备的电池寿命)。随着供电电压下降，SRAM可能展现出降低的性能。例如，降低的供电电压可能与降低的SRAM单元读取稳定性相关联(例如，由SRAM单元存储的值更容易被噪声破坏)。为了进一步解说，以降低的供电电压工作的SRAM单元的读取静态噪声余量(RSMN)可能小于SRAM单元的保持静态噪声余量(HSMN)。即，存储在SRAM单元处的数据值在读取操作期间比在非读取操作状态期间保持该数据值时更易受到噪声影响，因此潜在地导致包括SRAM单元的电子设备的较差性能(例如，数据丢失)。
[0008]挺述
[0009]具有降低的供电电压的某些SRAM配置利用读取缓冲器。读取缓冲器可耦合在SRAM单元与位线之间。读取缓冲器可在读操作期间“缓冲” SRAM单元，诸如通过在位线与SRAM单元中保持将读取的数据值的存储节点之间提供隔离。然而，读取缓冲器可能降级与读取逻辑高电压(例如，T位值)相关联的感测余量、可能增大与读取逻辑低电压(例如，“O”位值)相关联的感测延迟、或其组合。例如，读取缓冲器可与减小与SRAM单元相关联的导通电流-截止电流比IcinAclff的较大泄漏电流相关联(例如，通过增大Iciff)，从而由于导通与截止状态之间增大的相似度而降级与感测逻辑高电压相关联的感测余量。一些SRAM配置通过结合读取缓冲器使用特定配置(例如，“缓冲脚”)来尝试改善感测余量。然而，这些配置可能增大与感测逻辑低电压相关联的延迟，诸如通过增大SRAM单元与位线之间的电容。
[0010]根据本公开的静态随机存取存储器(SRAM)单元包括具有反相器和开关(例如，晶体管)的读取缓冲器。读取缓冲器被配置成实现与感测存储在SRAM单元处的I位值相关联的高感测余量，并且被进一步配置成实现与感测存储在SRAM单元处的O位值相关联的低感测延迟。例如，在至少一个实施例中，SRAM器件被配置成在读O操作期间使位线经由单个开关快速地放电，并且被进一步配置成在特定方向上路由(例如，泄漏)电流以改善与读I操作相关联的感测余量，如下文进一步解释的。
[0011]在特定实施例中，一种器件包括静态随机存取存储器(SRAM)单元和耦合至该SRAM单元的输出的读取缓冲器。该读取缓冲器包括反相器和开关。该反相器的输入响应于该SRAM单元的输出。该开关的控制端子响应于该反相器的输出。
[0012]在另一特定实施例中，公开了一种操作静态随机存取存储器(SRAM)单元的方法。该方法包括将存储在SRAM单元处的值反相以生成反相值。该值由与SRAM单元相关联的读取缓冲器的反相器来反相。该方法进一步包括基于该反相值来控制读取缓冲器的开关的控制端子。
[0013]在另一特定实施例中，公开了一种操作静态随机存取存储器(SRAM)单元列的方法。该方法包括发起与SRAM单元列中的第一SRAM单元相关联的读操作。在读操作期间，使第一泄漏电流从位线流到SRAM单元列中的第一未选中SRAM单元的第一读取缓冲器。在读操作期间，使第二泄漏电流从SRAM单元列中的第二未选中SRAM单元的第二读取缓冲器流到位线。
[0014]在另一特定实施例中，一种装备包括用于存储值的装置和用于在读操作期间缓冲值的装置。该用于缓冲值的装置包括用于将值反相以生成反相值的装置和用于基于该反相值来将位线选择性地耦合至电压端子的装置。
[0015]在另一特定实施例中，一种计算机可读介质存储可由处理器执行的指令以访问静态随机存取存储器(SRAM)单元。访问SRAM单元包括将存储在SRAM单元处的值反相以生成反相值。该值由与SRAM单元相关联的读取缓冲器的反相器来反相。访问SRAM单元进一步包括基于该反相值来控制读取缓冲器的开关的控制端子。
[0016]由所公开的实施例中的至少一个实施例提供的一个特定优点是与感测存储在SRAM单元处的I位值相关联的高感测余量。例如，通过利用来自未选中SRAM单元的泄漏电流来维持预充电的位线的电荷，可以增大感测余量。进一步，本文中描述的技术可实现与感测存储在SRAM单元处的O位值相关联的低感测延迟。例如，通过在读O操作期间经由单个开关使预充电的位线快速地放电，与感测O位值相关联的感测延迟与常规SRAM器件相比可以减小。本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节:附图简述、详细描述以及权利要求书。
[0017]附图简述
[0018]图1是包括耦合至具有反相器和开关的读取缓冲器的静态随机存取存储器(SRAM)单元的器件的特定解说性实施例的示图；
[0019]图2是包括图1的读取缓冲器的SRAM单元列的特定解说性实施例的示图；
[0020]图3是描绘图1和2的某些方面的器件的布局的特定解说性实施例的示图；
[0021 ]图4是操作图1的SRAM单元的方法的特定解说性实施例的流程图；
[0022]图5是操作图2的SRAM单元列的方法的特定解说性实施例的流程图；
[0023]图6是包括图1的器件的移动设备的框图；以及
[0024]图7是用于制造包括耦合至具有反相器和开关的读取缓冲器的SRAM单元的电子设备的制造过程的特定解说性实施例的数据流图。
[0025]详细描述
[0026]参照图1，描绘了器件的特定解说性实施例并将其一般地标示为100。器件100包括静态随机存取存储器(SRAM)单元102。器件100进一步包括耦合至SRAM单元102的读取缓冲器 104。
[0027]SRAM单元102可包括交叉耦合的反相器对。例如，在图1中，SRAM单元102包括由耦合至η型金属氧化物半导体场效应晶体管(nMOSFET)llO的P型金属氧化物半导体场效应晶体管(pM0SFET)106形成的第一反相器。第一反相器与由耦合至nMOSFET 112的pM0SFET 108形成的第二反相器交叉耦合。pMOSFET 106经由节点114耦合至nMOSFET 110opM0SFET 108经由节点116耦合至nMOSFET 112。
[0028]SRAM单元102可进一步包括多个存取晶体管。例如，SRAM单元102包括存取晶体管118和存取晶体管120。存取晶体管118耦合至写位线(WBL)134。存取晶体管118进一步耦合至写字线(WWL) 132。存取晶体管120耦合至写字线132并耦合至补写位线(WBLB) 136。在图1的特定示例中，SRAM单元102具有六晶体管(6T)配置，如所解说的。根据进一步的实施例，SRAM单元102可以具有不同于图1的示例的配置。
[0029]读取缓冲器104可耦合至SRAM单元102的输出。例如，读取缓冲器104可耦合至节点116。根据其他配置，读取缓冲器104可耦合至节点114。读取缓冲器104包括开关和反相器。例如，读取缓冲器104可包括开关126，该开关126响应于由耦合至nMOSFET 124的pMOSFET122形成的反相器。如图1中所解说的，开关126可包括nMOSFET。本领域技术人员将意识到，可使用一个或多个其他结构来实现开关。如图1中所指示的，读取缓冲器104可被实现为包括三个晶体管的三晶体管(3T)配置。相应地，器件100可被实现为九晶体管(9T)配置，如图1的示例中所解说的。
[0030]开关126的控制端子可响应于读取缓冲器104的反相器的输出。例如，开关126的控制端子128(例如，栅极端子)可耦合至pMOSFET 122的漏极端子并耦合至nMOSFET 124的漏极端子。控制端子128可通过直接耦合(例如，连接)至该反相器的输出来响应于该反相器的输出，如图1的示例中所解说的。作为另一示例，控制端子128可通过间接耦合至该反相器的输出来响应于该反相器的输出，诸如在另一器件组件耦合在控制端子128与该反相器的输出之间的情况下。该反相器的输入(例如，pMOSFET 122和nMOSFET 124的栅极端子之间的连接)可响应于SRAM单元的输出(例如，节点116)。pMOSFET 122的源极端子可耦合至读字线(RffL) 130onMOSFET 124的源极端子可耦合至接地节点(例如，Vss)。
[0031]开关126可耦合至位线，诸如读位线(RBL)138。开关126可进一步耦合至电压端子，诸如补读字线(RWLBH40。如图1中所解说的，开关126可以是读取缓冲器104的耦合在读位线138与补读字线140之间的唯一组件。另外，在图1所描绘的示例中，开关126的漏极端子耦合至读位线138，并且开关126的源极端子耦合至补读字线140。
[0032]在操作中，可在器件100处发起读操作以确定存储在SRAM单元102的节点116处的值。为了发起读操作，读位线138可被预充电至逻辑高值(例如，Vdd)。进一步，可根据逻辑高电压来偏置读字线130以激活读取缓冲器104的反相器。如果存储在节点116处的值对应于逻辑低电压(例如，O位)，则读取缓冲器104的反相器将逻辑低电压反相以生成逻辑高电压。由反相器生成的逻辑高电压可激活开关126的控制端子128。一旦激活控制端子128，开关126可将预充电的读位线138耦合至补读字线140以使预充电的读位线138放电并导致读取位具有逻辑低电压(例如，O位)。相应地，读操作可指示节点116存储逻辑低电压(例如，O位)。
[0033]替换地，如果存