对丽34和MP14可以响应于方向控制信号DIR_SEL0和DIR_SEL0N而断开。根据上面的连接状态，未被选择的局部位线LBLl和LBL2可以变得浮置。
[0134]然而，根据本示例性实施例，当单元区域未被选择时，偏置开关单元431中包括的开关MN41和MN42可以因偏置控制信号DIRJJSL0接通。因此，可以通过开关MN41和MN31将抑制电压提供到第一局部位线LBLl，可以通过开关MN42和MP12将抑制电压提供到第二局部位线LBL2。因此，可以防止单元区域中的未被选择的局部位线浮置。即，根据图15中示出的Case 2，可以通过利用包括在偏置开关单元431中的开关MN41和MN42来将抑制电压提供到未被选择的局部位线LBLl和LBL2。
[0135]换而言之，根据本示例性实施例，可以由附加的控制信号DIRJJSL0来控制包括在偏置开关单元431中的开关MN41和MN42，而不管第二开关单元430中与双向驱动有关的开关如何。此外，根据偏置开关单元431中所包括的开关MN41和MN42，可以形成用于传输抑制电压的附加的路径。因此，可以将抑制电压容易地传输到未被选择的局部位线。
[0136]图16是示出根据另一个示例性实施例的列解码器的结构的框图，图17和图18是示出根据另一个示例性实施例的列解码器的结构的电路图。图16至图18的示例性实施例中示出的结构和操作与图14和图15的示例性实施例中示出的结构和操作相似。然而，图16至图18示出由多条全局位线共享写入驱动器和感测放大器中的至少一个的示例。在对图16至图18的示例性实施例的结构和操作的描述中，将不再详细地描述与图14和图15的示例性实施例的结构和操作相同或相似的图16至图18的示例性实施例的结构和操作。
[0137]如图16中示出的，存储器装置500可以包括存储器单元阵列510、作为列解码器所包括的至少一个开关单元的第一开关单元520、第二开关单元530和第三开关单元540与写入/读取电路550。此外，还可以包括对地址(例如，列地址)进行解码的解码单元560。解码单元560可以包括在列解码器中。此外，如上述示例性实施例，第一开关单元520可以被称作局部开关单元Local Sff Unit，第二开关单元530可以被称作方向开关单元Direct1nSff Unit。此外，第三开关单元540可以或可以不包括在存储器装置500中。
[0138]根据第一开关单元520和第二开关单元530的开关操作，多条全局位线GBL中的任意一条可以电连接到多条局部位线LBL。例如，第一全局位线GBLl可以电连接到局部位线组，第二全局位线GBL2可以电连接到另一个局部位线组。可以布置传输选择电压的至少一条线GSEL，第一全局位线GBLl和第二全局位线GBL2可以连接到不同的线GSEL。
[0139]同时，写入/读取电路550可以包括多个写入驱动器WD和感测放大器SA。此外，根据写入驱动器WD和感测放大器SA的布置结构，任意一个写入驱动器WD或任意一个感测放大器SA可以选择性地连接到两条或更多条全局位线。在图16的示例中，第一感测放大器552可以连接到第一全局位线GBLl，第二感测放大器553可以连接到第二全局位线GBL2。此外，写入驱动器551可以选择性地连接到第一全局位线GBLl或第二全局位线GBL2。
[0140]下面将参照图17对图16的存储器装置500的详细操作进行描述。在本示例性实施例中，假设从电连接到第一全局位线GBLl的局部位线之中选择任意一条局部位线(例如，LBL1)，而其它局部位线LBL2至LBL4未被选择。此外，可以将多条局部位线LBLl至LBL4划分成至少两个位线组，例如，第一位线组BLGl和第二位线组BLG2。
[0141]将选择电压从写入驱动器551施加到对应于第一位线组BLGl的线GSELB〈n>，根据来自解码单元560的各种控制信号来控制包括在第一开关单元520和第二开关单元530中的开关的接通或断开。通过开关丽55和丽51将施加到线GSELB〈n>的选择电压提供到第一局部位线LBLl。
[0142]同时，可以将抑制电压施加到第二局部位线LBL2，其中，第二局部位线LBL2是第一位线组BLGl中包括的另一条局部位线且未被选择。例如，通过线VUY传输抑制电压并且通过开关MN56和MP22将抑制电压提供到第二局部位线LBL2。对应于第一位线组BLGl布置的第一偏置开关单元531可以包括多个开关MN61和MN62，可以断开第一偏置开关单元531的开关MN61和MN62。
[0143]同时，包括在除了第一位线组BLGl之外的位线组(例如，第二位线组BLG2)中的所有局部位线可以未被选择，例如，局部位线LBL3和LBL4可以未被选择。此外，用于将选择电压提供到第二位线组BLG2的局部位线LBL3和LBL4的线GSELB〈n+l>可以与写入驱动器551电分离。此外，第二开关单元530中包括的且与第二位线组BLG2对应布置的所有方向开关MN57、MP27、MN58和MP28可以断开。
[0144]为了防止第二位线组BLG2的局部位线LBL3和LBL4浮置，可以接通与第二位线组BLG2对应布置的第二偏置开关单元532的开关MN63和MN64。开关MN63和MN64连接在传输抑制电压的线VUY与第一开关单元520之间。因此，抑制电压通过开关MN63、线SELB〈m+l>和开关丽53提供到第三局部位线LBL3。此外，抑制电压通过开关MN64、线SELBN〈m+l>和开关MP24提供到第四局部位线LBL4。
[0145]同时，图18示出了一个示例，在该示例中由于包括局部位线LBLl至LBL4的单元区域未被选择所以所有的局部位线LBLl至LBL4浮置。在根据本示例性实施例的列解码器的结构中，可以控制列解码器使得可以相应于未被选择的局部位线执行适当的偏置。此外，可以控制列解码使得未被选择的单元区域中的所有局部位线浮置。
[0146]同时，图18示出了一种操作，在该操作中，与第一局部位线LBLl至第四局部位线LBL4对应布置的存储器单元被包括在一个片中，当包括存储器单元的片未被选择时，片的局部位线LBLl至LBL4浮置。如图18中所示，第一开关单元520的一个开关对中的一个开关可以接通，其中，所述开关对与局部位线LBLl至LBL4中的每个对应布置。例如，当控制信号LY_SEL0具有VPP值时，来自连接到控制信号LY_SEL0的开关中的实现为NMOS晶体管的开关丽51和丽53可以接通。此外，当控制信号LY_SEL1具有VSS值时，来自连接到控制信号LY_SEL1的开关中的实现为PMOS晶体管的开关MP22和MP24可以接通。
[0147]相反，包括在第二开关单元530中的开关中的各个方向开关可以断开。此外，包括在第二开关单元530中的第一偏置开关单元531和第二偏置开关单元532可以响应于偏置控制信号DIRJJSL0和DIRJJSL1而断开。当第一偏置开关单元531和第二偏置开关单元532的所有的开关断开时，所有的局部位线LBLl至LBL4可以浮置。
[0148]图19是示出根据另一个示例性实施例的存储器装置600的实施例和操作的框图。图19示出了一个单元区域(例如，片)由两个列解码器驱动。
[0149]存储器装置600的存储器单元阵列610可以包括连接到多条局部位线的存储器单元，所述多条局部位线可以被划分成至少两个位线组。例如，多条局部位线可以包括奇数位线Odd BL和偶数位线Even BL。
[0150]第一列解码器620和第二列解码器630可以对应于存储器单元阵列610而布置。根据本示例性实施例，第一列解码器620可以包括局部开关单元、方向开关单元和全局开关单元。此外，第一列解码器620的方向开关单元可以包括至少一个偏置开关单元(BSW) 621或622。此外，第二列解码器630可以包括局部开关单元、方向开关单元和全局开关单元。此外，第二列解码器630的方向开关单元可以包括至少一个偏置开关单元631或632。
[0151]此外，可以对应于存储器单元阵列610来布置第一写入/读取电路640和第二写入/读取电路650。第一写入/读取电路640可以包括一个或更多个写入驱动器/感测放大器，例如，第一写入驱动器/感测放大器641和第二写入驱动器/感测放大器642。相似地，第二写入/读取电路650可以包括一个或更多个写入驱动器/感测放大器，例如，第一写入驱动器/感测放大器651和第二写入驱动器/感测放大器652。
[0152]可以与一条或更多条局部位线对应地布置一个写入驱动器/感测放大器。例如，第一写入/读取电路640的第一写入驱动器/感测放大器641可以对应于第一局部位线组BLGl，第一写入/读取电路640的第二写入驱动器/感测放大器642可以对应于第二局部位线组BLG2。此外，第二写入/读取电路650的第一写入驱动器/感测放大器651可以对应于第三局部位线组BLG3，第二写入/读取电路650的第二写入驱动器/感测放大器652可以对应于第四局部位线组BLG4。
[0153]下面通过假设选择了第一局部位线组BLGl中的至少一条局部位线和第二局部位线组BLG2中的至少一条局部位线来对图19的存储器装置600的操作进行描述。
[0154]第一写入/读取电路640的第一写入驱动器/感测放大器641被激活且电连接到第一局部位线组BLGl并且驱动第一局部位线组BLGl中的被选择的局部位线。同时，根据与第一列解码器620的地址有关的解码操作，抑制电压可以施加到第一局部位线组BLGl的其它局部位线。相似地，第一写入/读取电路640的第二写入驱动器/感测放大器642被激活，选择电压可以提供到第二局部位线组BLG2的被选择的局部位线，抑制电压可以施加到未被选择的局部位线。
[0155]同时，当存储器单元阵列610的偶数位线Even BL未被选择时，第二写入/读取电路650可以未被激活。此外，根据与第二列解码器630的地址有关的解码操作，包括在第二列解码器630中的开关可以被控制为接通或断开，偶数位线Even BL可以变得浮置。这里，第二列解码器630的方向开关单元中的偏置开关单元631和632是使能的，可以将通过偏置开关单元631和632传输的抑制电压提供到未被选择的偶数位线Even BL。
[0156]图20是示出操作根据示例性实施例的存储器装置的方法的流程图。
[0157]如图20中所示，在操作Sll中，可以对应于一条局部位线(例如，第一位线)来布置一个开关对(例如，第一开关对)，第一开关对可以包括作为相同类型的开关的第一 NMOS晶体管和第二 NMOS晶体管。此外，在操作S12中，可以对应于多条局部位线来布置一对开关对(例如，第二开关对)，第二开关对可以连接在第一开关对与写入驱动器/感测放大器之间。在操作S12中，第二开关对可以包括作为相同类型的开关的第三NMOS晶体管和第四NMOS晶体管。
[0158]如在上述示例性实施例中，可以被配置为，仅经由来自第一开关对中的第一 NMOS晶体管传输选择电压。此外，第二 NMOS晶体管可以仅传输抑制电压。此外，根据第一开关对的控制状态，可以选择性地经由第一 NMOS晶体管或第二 NMOS晶体管来传输抑制电压。此夕卜，可以被配置为，因为第三NMOS晶体管连接到写入驱动器/感测放大器所以第三NMOS晶体管可以切换选择电压。此外，因为第四NMOS晶体管连接到传输抑制电压的线，所以第四NMOS晶体管可以切换抑制电压。
[0159]当在操作S13中驱动存储装装置时，可以执行根据存储器控制器的命令的各种存储器操作。在操作S14中，可以通过对地址执行解码来确定是否选择第一位线。如果选择了第一位线，在操作S15中，通过经由写入驱动器/感测放大器、第三NMOS晶体管和第一 NMOS晶体管的路径来将选择电压施加到第一位线。
[0160]相反，如果第一位线未被选择，可以根据连接到第一位线的第一 NMOS晶体管是否接通而通过不同路径传输抑制电压。在操作S16中确定第一 NMOS晶体管是否将接通。例如，如果第一 NMOS晶体管接通，则在操作S17中，通过经由第四NMOS晶体管和第一 NMOS晶体管的路径来将抑制电压施加到第一位线。相反，如果第一 NMOS晶体管断开，则在操作S18中，通过经由第二 NMOS晶体管的路径将抑制电压施加到第一位线。
[0161]图21是示出根据另一个示例性实施例的存储器装置700的框图。如图21中所示，存储器装置700可以包括存储器单元阵列710、列解码器720、写入/读取电路730和控制逻辑740。列解码器720可以包括局部开关单元、方向开关单元和全局开关单元。控制逻辑740可以基于从存储器控制器接收到的命令CMD、地址ADDR、控制信号CTRL，输出各种控制信号CTRL_RW以用于将数据写入存储器单元阵列710中或者从存储器单元阵列710读取数据。此外，控制逻辑740可以根据关于所读取数据的确定的结果，从写入/读取电路730接收通过/失败信号P/F。列解码器720中用虚线示出的区域对应于解码单元721。
[0162]控制逻辑740可以由地址ADDR产生列