具有独立感测电路的半导体存储器件以及相关感测方法
【专利说明】具有独立感测电路的半导体存储器件以及相关感测方法
[0001]相关申请的交叉引用
[0002]本申请要求于2014年12月12日在韩国知识产权局提交的韩国专利申请N0.10-2014-0179296的优先权，其整个内容通过引用合并于此。
技术领域
[0003]这里描述的发明构思的实施例涉及半导体存储器件，更加具体来说，涉及具有独立感测电路的电阻性存储器件以及感测数据的相关方法。
【背景技术】
[0004]半导体存储器件被分类为易失性存储器件和非易失性存储器件。
[0005]诸如SRAM、DRAM, SDRAM等等的易失性存储器件在断电时丢失存储于其中的数据，而非易失性存储器件即使在断电时也保留存储于其中的数据。示范性非易失性存储器件包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM (EEPROM)、闪速存储器件、相变 RAM (PRAM)、磁 RAM (MRAM)、电阻性 RAM (ReRAM)、铁电RAM(FRAM)等等。
[0006]包括MRAM、PRAM和ReREM存储器件的各种非易失性存储器件可以基于每个存储单元的电阻状态存储数据。为此，这样的非易失性存储器件可以称作“电阻存储(resistancememory)”器件。当高电阻对低电阻之比降低时，感测电路的感测裕量(sensing margin)会变得较重要。
【发明内容】
[0007]本发明构思的实施例提供一种能够恒定地保持感测放大器的感测裕量而不论所选择的存储单元是属于近单元区域还是远单元区域的半导体存储器件和数据感测方法。
[0008]本发明构思的实施例提供一种能够增加连接到位线的存储单元的数目的半导体存储器件和数据感测方法。
[0009]本发明构思的实施例的一方面教导提供一种半导体存储器件的感测电路，其包括具有第一端和第二端的位线、感测线、电流供应单元和感测放大器。多个存储单元连接在位线的第一端与第二端之间。感测线连接到位线的第二端，电流供应单元为位线的第一端供应感测电流。感测放大器可以当感测电流从位线的第一端流到存储单元中所选择的存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的存储单元中的数据。
[0010]当多个存储单元中的第一存储单元连接到位线的第一端时，多个存储单元中的最后一个存储单元可以连接到位线的第二端。
[0011]当多个存储单元中的第一存储单元连接到位线的第二端时，多个存储单元中的最后一个存储单元可以连接到位线的第一端。
[0012]所述感测电流可以从位线的第一端流到连接到所选择的存储单元的电压测量节点，并且可以不在电压测量节点与位线的第二端之间流动。
[0013]感测电流可以不流经感测线。
[0014]电流供应单元可以包括PMOS晶体管，其被配置为响应于偏置电压供应并且调整感测电流。
[0015]所述感测放大器可以是具有交叉耦合的差动放大器类型或者电流镜差动放大器类型的电压感测放大器。
[0016]位线的第一端可以经由第一列选择晶体管连接到电流供应单元。
[0017]感测线可以包括连接到第一列选择晶体管的第一局部输入/输出线、连接到第二列选择晶体管的第二局部输入/输出线和连接到第二局部输入/输出线的金属跳线。
[0018]每个存储单元可以是电阻性的非易失性存储器单元。
[0019]本发明构思的实施例的另一方面教导一种半导体存储器件，其包括位线，感测线和感测电路。位线可以具有第一端和第二端，多个存储单元可以连接在位线的第一端与第二端之间。感测线可以连接到位线BL的第二端。感测电路可以经由位线的第一端供应感测电流并且可以使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。
[0020]感测电路可以包括:被配置为响应于偏置电压生成感测电流的第一 MOS晶体管；第二 MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到基本上等于预定箝位电压；比较器，被配置为将箝位电压与感测线电压进行比较以及基于比较的结果生成箝位控制电压；和感测放大器，其被配置为将第一MOS晶体管和第二MOS晶体管公共连接到其的感测电压节点的感测电压与参考电压进行比较以及输出比较的结果作为感测数据。
[0021]本发明构思的实施例的另一方面教导一种半导体存储器件，其包括源极线、反馈线和源极线驱动电路。源极线可以公共连接到提供于源极线的第一端与第二端之间的多个存储单元的源极。反馈线可以连接到源极线的第二端。源极线驱动电路可以基于反馈线的反馈电压与预定源极线参考电压调整流到源极线的驱动电流。
[0022]源极线驱动电路可以包括:源极线电流供应单元，其被配置为响应于驱动控制信号经由源极线的第一端提供驱动电流给源极线；和源极线驱动控制单元，其被配置为将反馈电压与预定源极线参考电压进行比较以生成驱动控制信号。
[0023]所述半导体存储器件还可以包括:平行于源极线的位线，所述位线具有第一端和第二端；连接在第一端与第二端之间的多个存储单元；连接到位线的第二端的感测线；和感测电路，被配置为经由位线的第一端供应感测电流到位线以及使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。
[0024]所述感测电路可以包括:PM0S晶体管，被配置为响应于偏置电压生成感测电流；NMOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到基本上等于预定箝位电压；比较器，被配置为将箝位电压与感测线电压进行比较以及基于比较的结果生成箝位控制电压；和感测放大器，其被配置为将PMOS晶体管和NMOS晶体管公共连接到其的感测电压节点的感测电压与参考电压进行比较以及输出比较的结果作为所选择的存储单元的感测数据。
[0025]提供一种数据感测方法，其包括:向连接到多个存储单元的位线的第一端供应受控制的感测电流；基于所选择的一个存储单元的电阻状态从连接到位线的第二端的感测线接收感测电压；以及将感测电压与预定参考电压进行比较以感测存储在所选择的存储单元中的数据。
[0026]可以在没有电流流到感测线的状况下接收感测电压。
[0027]存储单元可以包括磁隧道结(MTJ)元件和单元晶体管。
[0028]根据本发明构思的示范性实施例，感测放大器的感测裕量被保持恒定而不论所选择的存储单元是属于近单元区域还是远单元区域，由此增加可以连接到位线的存储单元的数目。
【附图说明】
[0029]图1是示意性地示出根据发明构思的示范性实施例的半导体存储器件的一部分的框图；
[0030]图2是示意性地示出图1的半导体存储器件的示范性实施例的图；
[0031]图3是示意性地示出图1的半导体存储器件的另一示范性实施例的图；
[0032]图4是示意性地示出图1的半导体存储器件的扩展实施例的图；
[0033]图5是示意性地示出图1的半导体存储器件的另一扩展实施例的图；
[0034]图6是示意性地示出根据发明构思的示范性实施例的数据感测方法的基本原理的图；
[0035]图7是相应于图6的等效电路图；
[0036]图8是用于描述根据图2的数据感测方法的电路图；
[0037]图9是用于描述根据图3的数据感测方法的电路图；
[0038]图10是示意性地示出图4的半导体存储器件的扩展实施例的图；
[0039]图11是示意性地示出参考图9描述的数据感测方法的改进版本的图；
[0040]图12是示意性地示出根据发明构思的示范性实施例的半导体存储器件的框图；
[0041]图13是示意性地示出图12的半导体存储器件的存储单元阵列的块的图；
[0042]图14是示意性地示出图13的存储单元的结构的图；
[0043]图15和图16是示出根据存储在图14的存储单元中的数据的可变电阻元件的磁化方向的图；
[0044]图17是用于描述对图14的STT-MRAM单元的写操作的图；
[0045]图18是示意性地示出应用于PRAM的图1的半导体存储器件的框图；
[0046]图19是示意性地示出应用于ReRAM的图1的半导体存储器件的框图；
[0047]图20是示意性地示出在低电阻状态下的图19的存储单元的结构的图；
[0048]图21是示意性地示出在高电阻状态下的图19的存储单元的结构的图；
[0049]图22是示意性地示出根据发明构思的示范性实施例的存储系统的框图；
[0050]图23是示意性地示出根据图22的示范性实施例的控制器的框图；
[0051]图24是示意性地示出根据发明构思的示范性实施例的多通道非易失性存储器系统的框图；和
[0052]图25是示意性地示出包括图24的非易失性存储器系统的电子设备的框图。【具体实施方式】
[0053]下面将参照附图详细描述发明构思的实施例。然而，发明构思可以以各种不同的形式具体实现，并且不应当被释为仅仅限制于这里示出的实施例。而是，提供这些实施例为示例以使得本公开将是彻底的和完全的，并且将向本领域技术人员充分传达本发明构思。因此，对于本发明构思的一些实施例来说可以不描述一些已知的处理、元件和技术。除非另作说明，否则同样的参考标记贯穿附图和所写的描述表示同样的元件，因而将不重复对其的描述。在附图中，层和区域的大小和相对大小为了清楚而可能夸大。
[0054]将理解的是，虽然术语“第一”、“第二”、“第三”等等可以在这里用来描述各种元素、组件、区域、层和/或部分，但是，这些元素、组件、区域、层和/或部分不应当局限于这些术语。这些术语仅仅用于将一个元素、组件、区域、层或部分与其它元素、组件、区域、层或部分区分开。因而，下面讨论的第一元素、组件、区域、层或部分可以称作第二元素、组件、区域、层或部分而不脱离本发明构思的教导。
[0055]这里使用的术语仅是出于描述特定示范性实施例的目的而不是意在本发明构思的限制。如这里使用的，单数形式的“一”、“一个”和“该”意在也包括复数形式，除非上下文清楚地指示不是这样。还将理解，术语“包括”和/或“包含”在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元素和/或组件，而不排除存在或增加一个或多个其它特征、整体、步骤、操作、元素、组件和/或其群组。如这里所使用的，术语“和/或”包括一个或多个相关联的所列项中任意一个或全部组合。而且，术语“示范性”是用来指代例子或者图示。
[0056]将理解的是，当一个元素或层被称作“在其上”、“连接到”、“耦接到”或“邻近于”另一个元素或层时，它可以是直接在其上、连接到、耦接到或邻近于其它元素或层，或者可以存在一个或多个中间元素或层。相反，当一个元素被称作“直接在其上〃、“直接连接到〃、“直接耦接到”或“紧邻于”另一个元素或层时，没有中间元素或层存在。
[0057]除非另外定义，否则本里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域的技术人员通常所理解的相同的意义。还将理解的是，诸如在通常使用的词典中定义的那些术语应该解释为具有与相关技术和/或本说明书的上下文中的意义一致的意义，并且将不以理想化或过度形式化的方式解释，除非清楚地在这里如此定义。
[0058]电阻性存储器(例如，MRAM)的诸如读操作、写操作等等之类的基本操作以及执行这些基本操作的内