RAM或者MRAM实现。缓冲存储器3160可以用作控制器3100的工作存储器、高速缓冲存储器或者缓冲存储器中的至少一个。
[0232]ECC引擎3120使用纠错编码算法对从主机接收到的数据或者从存储设备3200接收到的数据执行纠错编码。ECC编码和ECC解码操作被共同地称为“ECC操作”。ECC引擎3120使用纠错编码算法将I位或者2位误码恢复为原始数据。
[0233]存储器接口 3180与存储设备3200连接。例如，在存储器件3200是电阻性存储器的情况下，存储器接口 3180可以包括DRAM接口或者闪速存储器接口等等。
[0234]图24是示意地示出根据本发明构思的示范性实施例的、包括多个非易失性存储器芯片的多通道非易失性存储器系统的框图。
[0235]在图22中，本发明构思的实施例被示范为包括一个非易失性存储器芯片的存储器件。但是，本发明构思的范围和精神不限制于此。如图24中所示，本发明构思的实施例适用于包括多个非易失性存储器芯片的存储器件。
[0236]参照图24，非易失性存储器系统5000包含控制器5100和存储器件5200。存储器件5200包括多个非易失性存储器芯片。非易失性存储器芯片被划分成多个组。
[0237]每个组中的非易失性存储器芯片经由公共通道与控制器5100通信。在图24中，本发明构思的实施例示范为非易失性存储器芯片经由第一通道CHl到第η通道CHn与控制器5100通信。每个非易失性存储器芯片可以包括参考图1到图3描述的感测电路。控制器5100可以与参考图23描述的控制器相同或者类似。
[0238]因为由于近单元与远单元之间的位线负载造成的感测裕量损耗降低或者消除，所以非易失性存储器系统5000的数据存储容量增加。
[0239]图25是示意地示出包括图24的非易失性存储器系统的电子设备的框图。
[0240]参照图25，电子设备6000包含存储系统6100、电源6400、中央处理单元6600、RAM6700和用户接口 6800。
[0241]存储系统6100经由系统总线6500电连接到电源6400、中央处理单元6600、RAM6700和用户接口 6800。经由用户接口 6800提供或者由中央处理单元6600处理的数据存储在存储系统6100中。存储系统6100包含控制器6300和非易失性存储器件6200。非易失性存储器件6200的每个芯片可以包括具有三维结构的垂直存储单元。而且，每个存储单元可以是PRAM单元、MRAM单元和ReRAM单元中的一个。不同类型的存储单元可以形成在芯片中。每个芯片可以包括参考图1到图3描述了感测电路，所以可以提高电子设备6000的性能和存储容量。
[0242]电子设备6000可以提供为计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机(PC)、网络平板、无线电话、移动电话、智能电话、智能电视、三维电视、电子书、便携多媒体播放器(PMP)、便携游戏机、导航设备、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、在无线环境下发送与接收信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成信息通信网络的各种电子设备中的一种、射频标识(RFID)设备或者构成计算系统的各种组件中的一种。
[0243]虽然已经参考示范性实施例描述了本发明构思，但是对于本领域技术人员来说，可以对它们进行各种改变和修改而不脱离本发明构思的精神和范围。因此，应当理解，上述实施例不是限制，而仅仅是说明性的。
[0244]例如，主要使用包括电阻性存储器的存储系统的数据感测操作描述本发明构思的实施例。在一些情况下，可以通过修改、添加或者删除方法结构改变具体实施例而不脱离本发明构思的精神和范围，由此使得可以不同地实现感测方法或感测电路的组件。
【主权项】
1.一种用于半导体存储器件的感测电路，包括: 具有第一端和第二端的位线，多个存储单元连接在位线的第一端与第二端之间； 感测线，连接到位线的第二端； 电流供应单元，被配置为向位线的第一端供应感测电流；和 感测放大器，被配置为当感测电流从位线的第一端流到所选择的一个存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的一个存储单元中的数据。2.如权利要求1所述的感测电路，其中，所述感测电流从位线的第一端流到连接到所选择的存储单元的电压测量节点，并且不在电压测量节点与位线的第二端之间流动。3.如权利要求1所述的感测电路，其中，所述感测电流不流过感测线。4.如权利要求1所述的感测电路，其中，所述电流供应单元包括: 晶体管，被配置为响应于偏置电压供应和调整感测电流。5.如权利要求4所述的感测电路，其中，所述感测放大器是交叉耦合的差动放大器或者电流镜差动放大器电压感测放大器。6.如权利要求1所述的感测电路，其中，位线的第一端经由第一列选择晶体管连接到电流供应单元。7.如权利要求6所述的感测电路，其中，所述感测线包括: 第一局部输入/输出线，连接到第一列选择晶体管； 第二局部输入/输出线，连接到第二列选择晶体管；和 金属跳线，连接到第二局部输入/输出线。8.如权利要求1所述的感测电路，其中，存储单元中的每一个是电阻性非易失性存储单元。9.一种半导体存储器件，包括: 具有第一端和第二端的位线，多个存储单元连接在位线的第一端与第二端之间； 感测线，连接到位线的第二端；和 感测电路，被配置为经由位线的第一端为位线供应感测电流并且使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。10.如权利要求9所述的半导体存储器件，其中所述感测电路包括: 第一 MOS晶体管，被配置为响应于偏置电压生成感测电流； 第二 MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到等于预定箝位电压； 比较器，被配置为比较箝位电压与感测线电压以及基于比较的结果生成箝位控制电压；和 感测放大器，被配置为将第一 MOS晶体管和第二 MOS晶体管公共连接到的感测电压节点的感测电压与参考电压进行比较，并且输出比较的结果作为感测数据。11.如权利要求10所述的半导体存储器件，其中存储单元中的每一个是MRAM单元、PRAM单元或者ReRAM单元。12.—种半导体存储器件，包括: 多个存储单元，每个存储单元包括相应的单元晶体管； 具有第一端和第二端的源极线，所述源极线公共连接到单元晶体管的源极； 反馈线，连接到源极线的第二端；和 源极线驱动电路，被配置为基于反馈线的反馈电压与预定源极线参考电压之间的差来调整流到源极线的驱动电流。13.如权利要求12所述的半导体存储器件，其中所述源极线驱动电路包括: 源极线电流供应单元，被配置为响应于驱动控制信号经由源极线的第一端供应驱动电流给源极线；和 源极线驱动控制单元，被配置为将反馈电压与预定源极线参考电压进行比较以生成驱动控制信号。14.如权利要求13所述的半导体存储器件，还包括: 平行于源极线的位线，位线具有第一端和第二端，多个存储单元连接在位线的第一端与第二端之间； 感测线，连接到位线的第二端；和 感测电路，被配置为经由位线的第一端为位线供应感测电流并且使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。15.如权利要求13所述的半导体存储器件，其中所述感测电路包括: PMOS晶体管，被配置为响应于偏置电压生成感测电流； NMOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到等于预定箝位电压； 比较器，被配置为比较箝位电压与感测线电压以及基于比较的结果生成箝位控制电压；和 感测放大器，被配置为将PMOS晶体管和NMOS晶体管公共连接到的感测电压节点的感测电压与参考电压进行比较，并且输出比较的结果作为所选择的存储单元的感测数据。16.如权利要求13所述的半导体存储器件，其中所述感测线包括: 第一输入/输出线，连接到第一列选择晶体管； 第二输入/输出线，连接到第二列选择晶体管；和 金属跳线，连接到第二列输入/输出线。17.一种半导体存储器件，包括: 具有第一端和第二端的位线； 多个存储单元，连接在位线的第一端与第二端之间； 感测线，连接到位线的第二端，其表现足够高的输入电阻以使得注入位线的第一端上的感测电流的全部流过所选择的一个存储单元而不流过感测线。18.如权利要求17所述的半导体存储器件，还包括感测电路，被配置为供应感测电流到位线并且使用感测线的感测线电压感测存储在所选择的一个存储单元中的数据。19.如权利要求18所述的半导体存储器件，其中所述感测电路包括: 电流供应单元，被配置为注入感测电流到位线的第一端；和 感测放大器，被配置为当感测电流从位线的第一端流过所选择的一个存储单元时，通过将感测线的感测电压与参考电压相比较来感测存储在所选择的一个存储单元中的数据。20.如权利要求18所述的半导体存储器件，其中所述感测电路包括: 第一 MOS晶体管，被配置为响应于偏置电压生成感测电流； 第二 MOS晶体管，被配置为响应于箝位控制电压调整感测电流以将连接到所选择的存储单元的位线节点的电压箝位到等于预定箝位电压； 比较器，被配置为比较箝位电压与感测线电压以及基于比较的结果生成箝位控制电压；和 感测放大器，被配置为将第一 MOS晶体管和第二 MOS晶体管公共连接到的感测电压节点的感测电压与参考电压进行比较，并且输出比较的结果作为感测数据。21.如权利要求17所述的半导体存储器件，其中存储单元中的每一个包括相应的单元晶体管，所述半导体存储器件还包括: 源极线，具有第一端和第二端，所述源极线公共连接到单元晶体管的源极； 反馈线，连接到源极线的第二端；和 源极线驱动电路，被配置为基于反馈线的反馈电压和预定源极线参考电压之间的差来调整流向源极线的驱动电流。22.如权利要求21所述的半导体存储器件，其中所述源极线驱动电路包括: 源极线电流供应单元，其被配置为响应于驱动控制信号经由源极线的第一端供应驱动电流给源极线；和 源极线驱动控制单元，其被配置为将反馈电压与预定源极线参考电压进行比较以生成驱动控制信号。23.—种感测存储在半导体存储器件中的数据的方法，所述方法包括: 供应感测电流到连接到多个存储单元的位线的第一端； 基于所选择的一个存储单元的电阻状态从连接到位线的第二端的感测线接收感测电压；和 将感测电压与预定参考电压进行比较以感测存储在所选择的存储单元中的数据。24.如权利要求23所述的数据感测方法，其中在没有电流在感测线上流动的情况下执行接收感测电压。25.如权利要求23所述的数据感测方法，其中，存储单元中的每一个包括磁隧道结(MTJ)元件和单元晶体管。
【专利摘要】公开了具有独立感测电路的半导体存储器件以及相关感测方法。用于半导体存储器件的感测电路包括具有第一端和第二端的位线、感测线、电流供应单元和感测放大器。多个存储单元连接在第一端与第二端之间。感测线连接到位线的第二端，电流供应单元经由位线的第一端供应感测电流的。当感测电流从位线的第一端流到所选择的存储单元时，感测放大器通过将感测线的感测电压与参考电压相比较来感测存储在所选择的存储单元中的数据。
【IPC分类】G11C13/00
【公开号】CN105702284
【申请号】CN201510919424
【发明人】李宰圭
【申请人】三星电子株式会社
【公开日】2016年6月22日
【申请日】2015年12月11日
【公告号】US20160172026