第一列选择线信号CSL1。
[0139]当第一列栅极CGl通过第一列选择线信号CSLl导通时，感测电流从位线提供给所选择的存储单元。当第二列栅极CG2通过第一列选择线信号CSLl导通时，感测电压经由第一选择线SELl传递。
[0140]因为第二列栅极CG2不是电流驱动晶体管，所以第二列栅极CG2的大小可以小于第一列栅极CGl的大小。因此，第二列栅极单元可以在小于第一列栅极单元的区域中实现。
[0141]经由连接到第一位线BLl的第二列栅极CG2测量的电压被经由与第二局部I/O线单元SI/0相应的局部I/O线传递到感测电路200-1中的比较器206 (参照图3)，并且感测线SELl可以是金属跳线。电压测量可以在与施加感测电流的位置相对的位置上执行，以便防止位线路径的电阻对电压测量的影响。
[0142]图11是示意性地示出图9的半导体存储器件的修改实施例的图。
[0143]在图11中，与图9的实施例相比较，添加了源极线驱动电路300。
[0144]参照图11，源极线SL公共连接到连接在源极线SL的第一端FEl与第二端SEl之间的存储单元MCl到MCn的源极。这里，源极线SL的第一端FEl比第二端SEl离源极线驱动电路300更近。
[0145]因为寄生电阻沿源极线SL存在，所以存储单元阵列中的源极线可以以与参考图9描述的位线电压测量原理相同的原理驱动。对于此，反馈线FBL连接到源极线SL的第二端SEl0反馈线FBL与感测线SEL相应。
[0146]源极线驱动电路300基于反馈线FBL的反馈电压与预定源极线参考电压VSL调整流到源极线SL的驱动电流。
[0147]源极线驱动电路300包含源极线电流供应单元304和源极线驱动控制单元310。源极线电流供应单元304响应于驱动控制信号经由源极线SL的第一端FEl提供驱动电流给源极线SL。源极线驱动控制单元310将反馈电压与源极线参考电压VSL进行比较以生成驱动控制信号。
[0148]在图11中，源极线电流供应单元304可以实现为NMOS晶体管，源极线驱动控制单元310可以是比较器。在一些实施例中比较器可以实现为运算放大器。
[0149]当存储单元MCn 2被选择时，在源极线节点SLNOn 2与比较器310之间的源极线和反馈线的部分的电阻值不影响比较器310的操作。也就是说，因为电流沿着路径CP3流动，反馈线FBL的电压可以等于源极线节点SLNOn 2的电压，因为沿所述路径没有电压降发生。
[0150]对于MRAM来说，源极线电阻以及位线电阻在稳定单元分布方面可以是非常重要的。由于源极线电阻的增大而造成的问题通过将图11中所示的源极线驱动电路300应用于源极线来解决。具体来说，可以有效地处理由于集成程度的增大而造成的源极线电阻的增大，由此使得去除导致由于源极线电阻的增大造成的单元大小的减小的因素成为可能。因为使用图11中所示的电路可以解决位线电阻和源极线电阻的增大，所以分别连接到位线的存储单元的数目可以增加。
[0151]图12是示意性地示出根据发明构思的另一示范性实施例的半导体存储器件的框图。
[0152]参照图12，半导体存储器件包含存储单元阵列100、感测电路单元250、源极线驱动电路300、写电路350、缓冲电路410、行解码器420、列解码器430、输入/输出(I/O)电路440和控制电路500。
[0153]存储单元阵列100经由多个字线WL1、WL2----WLn连接到行解码器420。存储单元阵列100经由多个位线BLl到BLn连接到感测电路单元250的感测电路200-1到200_n。存储单元阵列100包括多个存储块，每个包括用于存储数据的多个存储单元。
[0154]在示范性实施例中，存储单元阵列100可以是电阻性存储器，并且使用可变电阻存储器实现。例如，存储单元阵列100的存储单元可以是STT-MRAM(自旋转移力矩磁随机存取存储器，Spin Transfer Torque-Magnetic Random Access Memory)单元。
[0155]如果存储单元用STT-MRAM单元形成，每个存储单元可以包括具有磁性材料的磁隧道结(MTJ)元件。
[0156]在写操作期间，写电路350经由所选择的位线BL提供与写请求数据相应的写电流到存储单元阵列100。
[0157]感测电路200-1到200-n中的每一个可以例如参考图2或者3如上所述实现。在对连接到位线BLl的存储单元的读操作期间，感测电路200-1将感测电流注入到位线BLl上并且经由没有电流流过其的感测线SELl接收感测电压。因此，感测电路200-1用相同感测裕量执行感测操作，而不论沿位线BLl的所选择的存储单元的位置如何。
[0158]输入/输出电路440从外部设备接收将写到存储单元阵列100的数据或者输出从存储单元阵列100的存储单元读出的数据到外部设备。
[0159]列解码器430对列地址进行解码以输出用于选择多个位线之一的列选择线信号。
[0160]行解码器420对行地址进行解码以输出用于选择多个字线之一的字线激活信号。
[0161]控制电路500接收写命令W_CMD或者读命令R_CMD并且生成用于控制半导体存储器件的每个电路块的控制信号CONl到CONn。控制电路500响应于写命令或者读命令控制半导体存储器件的读操作或者写操作。
[0162]缓冲电路410可以包含地址缓冲器和命令缓冲器。地址缓冲器多路复用输入地址以分别提供行地址和列地址给行解码器420和列解码器430。
[0163]源极线驱动电路300连接到存储单元的源极线。在这种情况下，源极线驱动电路300可以具有与图11所示相同的结构。
[0164]在图12的实施例中，如参考图10所述，包括列栅极CG2、感测电路单元250和感测线SELl到SELn的第二列栅极单元被添加到基本电路结构。而且，当源极线驱动电路300被添加时反馈线FBL被添加。
[0165]图13是示意性地示出图12的存储单元阵列100的存储单元块的图。
[0166]参照图13，存储单元块包含多个存储单元MC。为了简化描述，本发明构思的实施例在图13示范为连接到四个位线BLl到BL4的存储单元块。在这种情况下，四个感测线SELl到SEL4被提供为相应于四个位线BLl到BL4。四个位线BLl到BL4和四个感测线SELl到SEL4可以连接到诸如图2中所示的感测电路或者图3中所示的感测电路的相应感测电路。感测电流经由四个位线BLl到BL4被施加，并且电压经由四个感测线SELl到SEL4测量。
[0167]参照图13，存储单元块包含多个存储单元MC。每个存储单元MC包括可变电阻元件VR和单元晶体管CT。
[0168]每个可变电阻元件VR的电阻值将基于输入电流(或者电压)的方向和幅度变化。而且，可变电阻元件VR的电阻值在电流(或者电压)截止之后被保持。也就是说，可变电阻元件VR具有非易失性存储器特征。
[0169]可变电阻元件VR可以使用各种元件实现。例如，可以使用STT-MRAM元件实现可变电阻元件VR0在其它示范性实施例中，可变电阻元件VR可以使用使用相变材料的相变RAM(PRAM)、使用诸如复合金属氧化物这样的可变电阻材料的电阻性RAM(ReRAM)或者使用铁磁材料的磁RAM(MRAM)来实现。
[0170]单元晶体管CT的栅极连接到字线WL。单元晶体管CT通过经由字线WL提供的信号导通或者截止。单元晶体管CT的漏极连接到可变电阻元件VR，并且其源极连接到源极线SL0
[0171 ] 例如，在一些实施例中，存储单元MC的单元晶体管的源极可以全部连接到相同的源极线。在其它示范性实施例中，存储单元MC的单元晶体管的源极可以分别连接到不同的源极线。
[0172]图14是示意性地示出根据本发明构思的示范性实施例的、图13的存储单元之一的结构的图。在图14的实施例中，存储单元MC实现为STT-MRAM单元。
[0173]如图14中所示，存储单元MC包括可变电阻元件VR和单元晶体管CT。单元晶体管CT的栅极连接到字线(例如，第一字线WLl)，其一个电极通过可变电阻元件VR连接到位线(例如，第一位线BLl)，并且其其它电极连接到源极线(例如，第一源极线SLl)。
[0174]MTJ可变电阻元件VR包括钉扎层(pinned layer) 130、自由层(free layer) 110以及介于钉扎层130和自由层110之间的隧道层120。钉扎层130的磁化方向被固定。自由层110的磁化方向根据状态与钉扎层130的磁化方向相同或者相反。还可以提供抗铁磁性层(未示出)以钉扎钉扎层130的磁化方向。
[0175]在STT-MRAM单元的读操作期间，高电平电压可以施加于字线WLl以导通单元晶体管CT，读电流可以沿从位线BLl到源极线SL的方向提供。此时，经由连接到位线BLl的第二端的感测线测量电压。通过该感测方法，存储于可变电阻元件VR中的数据可以被更精确地确定，而不论所选择的存储单元是近单元还是远单元。
[0176]在STT-MRAM单元的写操作期间，高电平电压可以施加于字线WLl以导通单元晶体管CT，写电流可以提供于位线BLl和源极线SL之间。因此，可变电阻元件VR的电阻值随自由层110的磁化方向而变化。
[0177]图15和图16是示出根据存储在图14的存储单元中的数据的、可变电阻元件的磁化方向的图。
[0178]参照图15，自由层11的磁化方向和钉扎层13的磁化方向互相平行。因此，可变电阻元件具有小的电阻值。在这种情况下，例如，数据被读取为“O”。
[0179]参照图16，自由层11和钉扎层13的磁化方向可以反向平行(或者互相相反)。因此，可变电阻元件具有大的电阻值。在这种情况下，例如，数据被读取为“ I ”。
[0180]在图15和图16中，本发明构思的实施例被示范为其中存储单元的自由层11和钉扎层13是水平磁性元件。但是，本发明构思的范围和精神可以不限制于此。例如，自由层11和钉扎层13可以使用垂直磁性元件实现。
[0181]图17是用其中数据被写到图14的STT-MRAM单元的写操作的图。
[0182]参照图17，可以根据经由可变电阻元件VR流动的写电流WC1/WC2的方向决定自由层11的磁化方向。例如，如果施加第一写电流WC1，则具有与钉扎层13相同自旋方向的自由电子可以对自由层11施加力矩。此时，自由层11和钉扎层13可以被平行磁化。
[0183]同时，当第二写电流WC2被施加时，具有与钉扎层13的自旋方向相反的自旋方向的电子可以对自由层11施加力矩。此时，自由层11以与钉扎层13的方向相反的方向被磁化。也就是说，在可变电阻元件VR中，自由层11的磁化方向被自旋转移力矩(STT)改变。
[0184]自由层11可以包括具有可变磁化方向的材料。自由层11的磁化方向可以通过存储单元的内部或者外部电/磁因子改变。
[0185]自由层11可以包含包括Co、Fe或者Ni中的至少一个的铁磁材料。例如，自由层 11 可以包含从 FeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO 和 Y3Fe5012 组中选择的至少一种材料。
[0186]作为阻挡层的隧道层12的厚度可以小于自旋扩散距离。隧道层12可以包含非磁性材料。例如，隧道层12可以包含从镁氧化