部电路的细节描述这里将不做描述，因为这些功能和基本电路对于本领域技术人员来说是众所周知的。
[0059]图1是示意性地示出根据发明构思的示范性实施例的半导体存储器件的一部分的框图。
[0060]参照图1，半导体存储器件包含存储单元阵列100和感测电路200。
[0061]存储单元阵列100包括连接到位线BL的多个存储单元11和21。在图1中，示出一个位线BL和两个存储单元以简化附图，但是本发明构思的范围和精神不限制于此。因此将理解的是，通常存储单元阵列100将包含多个位线，每个位线可以具有与之连接的η个存储单元(η是自然数2或更大)。
[0062]在图1中，存储单元11和21连接在位线BL的第一端FE和第二端SE之间。这里，位线BL的第一端FE比第二端SE更接近感测电路200。但是，本发明构思的范围和精神可以不限制于此。位线的"端"可以意指位线本身的一部分或者包括在位线的部分点处电连接的部分。
[0063]因为靠近位线BL的第一端FE的第一存储单元11比靠近第二端SE的第η存储单元21更加接近感测电路200，所以它被视为〃近单元区域”部分。因为第η存储单元21远离感测电路200，所以它被视为“远单元区域”部分。
[0064]提供感测线SEL，其可以保证感测电路200以恒定感测裕量操作，而不论所选择的存储单元是位于近单元区域还是远单元区域。感测线SEL连接到位线BL的第二端SE。
[0065]感测电路200连接到感测线SEL和位线BL，并且还接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
[0066]感测电路200使用经由感测线SEL提供给感测电路200的感测线电压来感测存储在连接到位线BL的多个存储单元中所选择的一个存储单元中存储的数据。
[0067]如下面将详细解释的那样，在远单元区域中第η存储单元21的感测裕量和近单元区域中第一存储单元11的感测裕量可以彼此相等，因为感测电流的供应线和感测电压的接收线是分离的。
[0068]因为近单元区域与远单元区域之间的感测裕量损失可以被降低或者消除，所以连接到位线BL的存储单元的数目会通过将位线BL做得较长而增加。
[0069]图2是示意性地示出图1的存储单元阵列和感测电路的示范性实施例的图。
[0070]参照图2，半导体存储器件的感测电路201包含位线BL、感测线SEL、电流供应单元204和感测放大器210。
[0071]多个存储单元MC1...MCn连接在位线BL的第一端FE与第二端SE之间。
[0072]感测线SEL连接到位线BL的第二端SE。
[0073]电流供应单元204经由位线BL的第一端FE提供感测电流给位线BL。
[0074]当感测电流从位线BL的第一端FE流到所选择的一个存储单元时，感测放大器210将通过感测线SEL提供的感测电压SEV与参考电压Vref进行比较以感测存储在所选择的存储单元中的数据。
[0075]在第一存储单元11在读操作中被选择的情况下，感测电流从位线BL的第一端FE流到所选择的存储单元11的源极线SL1。高电阻可以防止感测电流流到位线BL的第二端SE。因为没有电流流过其余的位线BL，所以由于位线BL的电阻而使得电压降不发生，由此使得可能保持感测裕量而不论沿位线BL选择哪个存储单元。感测电压SEV基于所选择的存储单元是具有高电阻状态还是低电阻状态而出现在感测线SEL上，而不论所选择的存储单元是属于近单元区域还是远单元区域。
[0076]因为提供感测电压给感测放大器210 ( S卩，感测线SEL)的导电线与提供感测电流给所选择的存储单元的导电线分离，所以近单元区域与远单元区域之间的感测裕量损失可以降低或者消除，由此使得可能增加连接到位线BL的存储单元的数目。
[0077]对于电阻性存储器来说，数据的理想确定(数据“O”或者“I”)可以包括使用位于靠近存储单元阵列的感测电路测量存储单元的电阻值和选择晶体管的电阻值。但是，如果存储单元的电阻值和选择晶体管的电阻值是与外围寄生电阻值一起测量的，具体来说，夕卜围寄生电阻值是线电阻值、触点电阻值和位线选择晶体管的电阻值，则可能难以精确地确定存储单元的电阻以便确定存储在存储单元中的数据值。具体来说，因为存储单元阵列的集成程度增加，所以寄生电阻可能由于存储单元阵列的线宽减小而增大。因为寄生电阻的量增加，所以会导致在感测存储在存储单元中的的数据中的误差。也就是说，以下感测误差可能发生:数据“I”可能被确定为是“O”，数据“O”可能被确定为是“I”。可能由于线电阻的增大而发生的误差之一可以基于近/远单元。也就是说，感测电阻差可能由于位于较接近感测电路处的存储单元和位于较远离感测电路处的存储单元的线电阻差而发生。感测电阻差可以降低感测电路的感测裕量。
[0078]因为根据本发明构思的示范性实施例的感测方法使得可以精确地测量存储单元的电阻，并且不论线电阻增加还是减小，所以近/远单元状况在感测操作期间不会引起问题。
[0079]图3是示意性地示出图1的存储单元阵列和感测电路的另一实施例的图。
[0080]参照图3，感测电路202连接到位线BL和感测线SEL。多个存储单元MCl、MC2、...MCn连接到位线BL0
[0081 ] 感测电路202经由位线BL的第一端FE提供感测电流给位线BL。
[0082]感测电路202使用感测感测线SEL上的线电压SLV感测存储在存储单元MCl、MC2、...MCn中所选择的一个存储单元中的数据。
[0083]感测电路202包含第一 MOS晶体管204和第二 MOS晶体管208。第一 MOS晶体管204响应于偏置电压PB生成感测电流。第二 MOS晶体管208响应于箝位控制电压CCV调整感测电流以使得连接到所选择的存储单元的位线节点BLNOi的电压等于预定箝位电压VCMP。同时，第一 MOS晶体管204和第二 MOS晶体管208形成感测电流供应单元。
[0084]感测电路202还包括比较器206和感测放大器210。比较器206将箝位电压VCMP与感测线电压SLV进行比较，并且基于该比较的结果生成箝位控制电压CCV。在一些实施例中比较器206可以实现为运算放大器。感测放大器210将与第一 MOS晶体管204和第二MOS晶体管208公共连接的感测电压节点SVN上的感测电压与参考电压Vref进行比较，并且输出该比较的结果为感测数据OUT。
[0085]第一 MOS晶体管204和第二 MOS晶体管208分别实现为PMOS晶体管和NMOS晶体管O
[0086]在图3中，存储单元MC1、MC2、...MCn可以分别是MRAM单元、PRAM单元或者ReRAM单元。每个存储单元可以包含可变电阻元件VR和存取晶体管TR。
[0087]将在以下假定下描述本发明构思的实施例:大约I μΑ的电流流动以经由写电路将存储单元编程为具有高电阻状态，大约5μΑ的电流流动以经由写电路将存储单元编程为具有低电阻状态。
[0088]举例来说，第二字线WL2被使能在读操作期间选择第二存储单元MC2。
[0089]具有电流偏置功能的第一 MOS晶体管204响应于偏置电压PB提供在I μ A与5 μ A之间的中间电流(例如，3μΑ)给感测电压节点SVN。此时，假定感测电压节点SVN的初始电压是大约3V。
[0090]具有箝位功能的第二 MOS晶体管208响应于箝位控制电压CCV调整感测电流以使得连接到所选择的存储单元MC2的位线节点BLNOi的电压等于预定箝位电压VCMP。当选择存储单元MCl时位线BL的第一端FE的电压变得等于箝位电压VCMP，当选择存储单元MCn时位线BL的第二端SE的电压变得等于箝位电压VCMP。
[0091]比较器206将箝位电压VCMP与感测线SEL上的感测线电压SLV进行比较，并且基于该比较的结果生成箝位控制电压CCV。例如，如果箝位电压VCMP被设置为2V，则位线节点BLNOi的电压被设置为2V。因此，第一端FE可以具有比位线节点BLNOi的电压高的电压(例如，2.5V)0
[0092]这里，由第二 MOS晶体管208箝位的感测电流从位线BL的第一端FE流到第二存储单元MC2的源极线SL2，但是由于位线BL的高电阻，该电流不从位线节点BLNOi流到第二端SE。
[0093]因此，因为箝位感测电流不在位线节点BLNOi与感测线SEL之间流动，所以将位线节点BLNOi连接到比较器206的导电线的电阻值将不会影响感测线电压SLV。也就是说，因为在位线节点BLNOi与感测线SEL之间电压不下降，所以感测线电压SLV可以出现在位线节点BLNOi上稍有变化或者没有变化。
[0094]因为比较器206与第二 MOS晶体管208操作，所以连接到所选择的存储单元MC2的位线节点BLNOi的电压被调整为等于箝位电压VCMP。
[0095]因此，输入到感测放大器210的感测电压节点SVN上的电压可以仅基于所选择的存储单元MC2的电阻状态，而不论所选择的存储单元MC2是属于近单元区域还是远单元区域。也就是说，因为3μΑ电流在低电阻状态下流动，所以从3V(初始电压)下降2V的大约IV的电压可以出现在感测电压节点SVN上。在这种情况下，感测放大器210将IV电压与参考电压Vref (例如，2.5V)进行比较并且输出该比较的结果为具有逻辑低电平的感测数据OUT0同时，因为I μ A电流在高电阻状态下流动，所以从3V(初始电压)增加2V的大约5V的电压可以出现在感测电压节点SVN上。在这种情况下，感测放大器210将5V电压与参考电压Vref进行比较并且输出该比较的结果为具有逻辑高电平的感测数据OUT。
[0096]上述特定电压例子是示例性的，并且本发明构思的范围和精神不限制于此。还将理解，上面的描述略过了在读操作之前执行的预充电操作。
[0097]如果感测放大器在连接到所选择的存储单元的位线节点的电压被设置为等于箝位电压VCMP而不论所选择的存储单元处于近单元区域还是远单元区域的情况下执行电压感测，则近单元与远单元之间的感测裕量损失不发生。不同于当所选择的存储单元在离感测放大器距离增加处时感测裕量损失变得相对较大的传统感测方案，近单元与远单元之间的感测裕量是恒定的，由此使得可能增加连接到位线的存储单元的数目，由此增加存储容量。
[0098]图4是示意性地示出图1的半导体存储器件的扩展实施例的图。图4示出存储单元阵列的两个位线以及它们的关联感测电路。
[0099]图4示出2*2的存储单元阵列结构，其包括两个位线BLl和BL2，各自具有连接到其的两个存储单元。连接到位线BLl和BL2的每个存储单元包括磁隧道结(MagneticTunnel Junct1n，MTJ)元件和单元晶体管CTR0
[0100]每个单元晶体管CTR的栅极连接到字线，其源极连接到源极线。
[0101]感测电路200-1连接到第一感测线SELl以及第一位线BLl。当第一感测线SELl和第一位线形成在器件结构的不同层时，第一感测线SEL可以经由触点CTl连接到第一位线BLl的第二端SEl。第一感测线SELl可以是在存储单元阵列的存储单元上方交叉的金属跳线(jumping metal line)。
[0102]在图4中示出的2*2存储单元阵列结构可以扩展为N*M存储单元阵列结构(N和M是3或更大的自然数)。
[0103]本发明构思的实施例在图4中示例为包括第一感测线SELl和第二感测线SEL2。因为对于处于远单元区域中的存储单元的感测裕量的