物、钛氧化物、铝氧化物、镁锌氧化物、镁硼氧化物、钛氮化物和钒氮化物中选择的至少一种。
[0187]钉扎层13可以具有由钉扎层(未示出)固定的磁化方向。钉扎层13还可以包含铁磁材料。例如，钉扎层 13 可以包含从 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、Cr02、Mn0Fe203、Fe0Fe203、Ni0Fe203、Cu0Fe203、Mg0Fe203、EuO 和 Y3Fe5012 组中选择的至少一种。同时，钉扎层可以包含抗铁磁性材料。例如，钉扎层可以包含从PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeC12、FeO、CoC12、CoO、NiC12、N1 和 Cr 组中选择的至少一种材料。
[0188]同时，为了实现具有垂直磁化方向的可变电阻元件VR，自由层11和钉扎层13可以由具有大磁各向异性能量的材料形成。具有大磁各向异性能量的材料包括非晶稀土元素合金、诸如(Co/Pt)n或者(Fe/Pt)n这样的多层薄膜和LlO晶体结构的超点阵材料。
[0189]例如，自由层11可以由有序合金形成并且可以包括铁(Fe)、镍(Ni)、钯(Pd)和铂(Pt)中的至少一种。自由层11可以包括从例如铁铂合金、铁钯合金、钴钯合金、钴铂合金、铁镍铂合金、钴铁铂合金和钴镍铂合金组中选择的至少一种材料。合金以定量化学表达并且是 Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50 或者Co30Ni20Pt50。
[0190]钉扎层13可以由有序合金形成并且可以包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)和铂(Pt)中的至少一种。例如，钉扎层13可以包括从例如铁铂合金、铁钯合金、钴钯合金、钴铂合金、铁镍铂合金、钴铁铂合金和钴镍铂合金组中选择的至少一种材料。合金以定量化学表达并且是 Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50 或者Co30Ni20Pt50。
[0191]STT-MRAM单元的层的结构可以被不同地改变或者修改，而且自由层、隧道层和钉扎层的材料可以被不同地改变或者组合。
[0192]图18是不意性地不出具有实现为PRAM存储单兀的存储单兀的图1的半导体存储器件的框图。
[0193]参照图18，PRAM存储单元阵列包含连接到位线BL的多个存储单元MCl和MCn。为了描述的目的，在图18中示出一个位线BL。但是，本发明构思的范围和精神不限制于此。也就是说，存储单元阵列可以包括多个位线，每个位线可以连接到η个存储单元(η是自然数2或更大)。
[0194]存储单元MCl和MCn连接在位线BL的第一端FE和第二端SE之间。存储单元MC由GST (Ge-Sb-Te)元件和存取晶体管AT形成。存取晶体管AT的栅极连接到字线，并且其源极连接到公共源极线CSL。在其它实施例中，存取晶体管AT可以替换为PN结二极管。
[0195]可以在具有相对高电阻的非晶状态和具有相对低电阻的结晶状态之间对GST元件编程。可以通过对GST元件加热对GST元件编程。可以根据加热的幅度和持续时间确定GST元件是保持在非晶状态还是结晶状态。高电阻值和低电阻值分别指示编程值“ I ”和编程值“O”。通过测量GST元件的电阻值感测编程值。
[0196]存储单元的GST元件可以包括相变层，其在顶部电极和底部电极之间由GST材料形成。脉冲电流当施加于存储单元MC时经由底部电极流动。当脉冲电流施加于存储单元MC非常短的时间时，仅仅邻近于底部电极的层被加热。此时，相变层的一部分可以根据加热轮廊之间的差被设置为非晶状态(或者“设置”状态)或者结晶状态(或者“重置”状态)。
[0197]提供感测线SEL以确保恒定的感测裕量而不论所选择的存储单元是处于近单元区域还是远单元区域。感测线SEL连接到位线BL的第二端SE。
[0198]感测电路200连接到感测线SEL和位线BL并且接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
[0199]感测电路200使用感测线SEL的感测线电压感测存储在所选择的存储单元中的数据。
[0200]因为供应感测电流的位线BL与接收感测电压的感测线SEL分隔开，所以处于远单元区域中的第η存储单元MCn的感测裕量可以基本上与处于近单元区域的第一存储单元MCl的感测裕量相同。恒定保持感测裕量而不论所选择的存储单元是处于近单元区域还是远单元区域，由此增加PRAM的存储容量。
[0201]图19是示意性地示出具有实现为ReRAM存储单元的存储单元的图1的半导体存储器件的框图。
[0202]参照图19，ReRAM存储单元阵列包含连接到位线BL的多个存储单元MCl和MCn。为了描述的目的，在图19中示出一个位线BL。但是，本发明构思的范围和精神不限制于此。也就是说，存储单元阵列可以包括多个位线，并且每个位线可以具有连接于此的η个存储单元(η是自然数2或更大)。
[0203]存储单元MCl和MCn连接在位线BL的第一端FE和第二端SE之间。存储单元MC由可变电阻元件VR和存取晶体管AT形成。存取晶体管AT的栅极连接到字线，并且其漏极连接到位线BL。可变电阻元件VR的一端连接到存取晶体管AT的源极，其其它端连接到板线PL。
[0204]就像图18的半导体存储器件，图19的半导体存储器件包括感测线SEL和感测电路 200。
[0205]提供感测线SEL以去除近单元与远单元之间的感测裕量损失以及确保感测电路200的恒定感测裕量，并且感测线SEL连接在位线BL的第二端SE与感测电路200之间。
[0206]感测电路200连接到感测线SEL和位线BL，并且接收预定参考电压Vref。感测电路200经由位线BL的第一端FE提供感测电流给位线BL。
[0207]感测电路200实现为图2或者图3所示的感测电路。因此，感测电路200在没有感测到裕量损失的情况下感测存储在所选择的存储单元中的一个存储单元中的数据。
[0208]根据其中在用于供应感测电流的线BL和用于接收感测电压的线SEL被分隔开的状况下执行感测的方法，感测裕量被保持恒定而不论所选择的存储单元是处于近单元区域还是远单元区域中，由此增加ReRAM的存储容量。
[0209]图20是示意性地示出当存储单元处于低电阻状态中时图19的存储单元之一的结构的图。图21是示意性地示出当存储单元处于高电阻状态中时图19的存储单元之一的结构的图。
[0210]参照图20，存储单元包含底部电极101、由板线PL形成的顶部电极、以及具有在底部电极101与顶部电极之间的绝缘层102和导电层103的膜结构(堆栈结构)。
[0211]绝缘层可以包括诸如SiN、Si02、Gd203等等之类的材料。导电层可以由包含Cu、Ag和Zr中的一个或多个的金属层、合金层(例如，CuTe合金层)、金属化合物层等等形成。而且，如果导电层103的材料具有倾向于电离的特征，则除了 Cu、Ag和Zr之外的金属元素可以用作导电层103的材料。而且，与Cu、Ag和Zr中的至少一种组合的元素可以是S、Se和Te中的至少一个。导电层103被形成为“离子供应层”。
[0212]在图20中，本发明构思的实施例被示范为其中绝缘层102以Si02形成并且导电层103以基于Cu-Te的合金复合物形成。
[0213]其中绝缘层102被设置为负极性并且导电层103被设置为正极性的电压被施加在底部电极101与顶部电极(板线PL)之间。例如，OV电压被施加于位线BL，+3V的电压被施加于例如板线PL。
[0214]包含在导电层103中的Cu、Ag和Zr被电离以使得离子朝阴极侧牵引。金属元素的导电离子被注入到绝缘层102中。在这种情况下，绝缘层102的隔离性被降低，并且绝缘层102具有导电性。因此，写电流Iw沿图20中表示的方向流动。该操作称为“写操作”或者“设置操作”。
[0215]参照图21，其中绝缘层102被设置为正极性并且导电层103被设置为负极性的电压被施加在底部电极101与顶部电极(板线PL)之间。例如，+1.7V的电压被施加于位线BL, OV的电压被施加于例如板线PL。
[0216]根据偏置条件，绝缘层102中的导电离子被放电到导电层103，所以存储单元在写之前被重置为高电阻状态。该操作称为“擦除操作”或者“重置操作”。擦除电流Ie在重置状态下沿图21中表示的方向流动。
[0217]图22是示意性地示出根据发明构思的示范性实施例的存储系统的框图。
[0218]参照图22，存储系统3000包含用作存储器控制器的控制器3100和由控制器3100控制的存储器件3200。
[0219]存储器件3200可以是诸如电阻性存储器等等之类的非易失性存储器。存储器件3200由控制器3100控制并且响应于控制器3100的请求执行操作(例如，读操作、写操作等等)O
[0220]存储器件3200可以包括参考图2或者图3描述的感测电路。感测电路可以使用彼此分隔开的感测电流供应线BL和感测电压接收线SEL感测存储在存储单元中的数据因此，因为不论选择的非易失性存储器单元是处于近单元区域还是远单元区域感测裕量都保持恒定，所以在考虑感测速度的情况下非易失性存储器件的容量可以提高。这可以意指存储系统的存储容量增加。
[0221]控制器3100可以与主机内部或者外部连接。当接收到主机的请求时，控制器3100为存储器件3200提供命令CMD、地址ADDR和数据以控制存储器件3200的读和写操作。
[0222]例如，当执行写操作时，控制器3100可以为存储器件3200提供写命令和请求写的数据。在这种情况下，控制器3100可以与写命令和请求写的数据一起提供与请求写的数据相应的地址给存储器件3200。
[0223]当执行读操作时，控制器3100可以提供读命令和与请求读的区域相应的地址给存储器件3200。
[0224]在示范性实施例中，控制器3100可以与DRAM控制器相同地或者类似地实现并且可以经由DRAM接口与存储器件3200交换信号和数据。
[0225]图23是示意性地示出图22的示范性实施例的框图。
[0226]参照图23，控制器3100包含处理器3141、缓冲存储器3160、ECC引擎3120、系统总线3150、主机接口(I/F) 3170和存储器接口 3180。
[0227]处理器3141控制控制器3100的整体操作并且运行固件或者软件。
[0228]系统总线3150提供处理器3141、缓冲存储器3160、ECC引擎3120、主机接口 3170和存储器接口 3180之间的通道。
[0229]主机接口 3170可以根据特定通信协议与主机通信。例如，主机接口 3170可以通过各种接口协议中的至少一种与主机通信，诸如但不限于，通用串行总线(USB)协议、外围组件互连(PCI)协议、PC1-Express (PC1-E)协议、高级技术连接(ATA)协议、串行-ATA协议、平行-ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(Enhanced SmallDisk Interface，ESDI)协议、集成驱动电路(IDE)协议以及火线(Firewire)协议。
[0230]处理器3141从主机接收主机数据和命令并且控制控制器3100的整体操作。
[0231]缓冲存储器3160可以用SRAM、D