专利名称：非挥发性内存控制电路及其控制方法
技术领域：
本发明是有关诸如快擦写式内存的非挥发性内存，特别是有关非挥发性内存控制电路及其控制方法。
非挥发性内存(non-volatile memory)因具可编程(programmable)及断电后仍能保持内储资料等特性，已广泛被应用在消费性电子产品中。
图1所示即为揭示于美国专利第5,72,054号案公知一分离栅极式非挥发性存储单元10的剖面图。而非挥发性存储单元10是形成于一半导体基板12上，例如，半导体基板12可以是一P型硅基板。
图1中，一源极14和一漏极16是形成于半导体基板12内，而源极14和漏极16间界定出一信道区18。一第一绝缘层20设置覆于源极14、漏极16间、以及信道区18上，此第一绝缘层20譬如可以是以热氧化法形成氧化硅物所构成。一浮置栅22设置于第一绝缘层20上，位于部份信道区18和部份源极14上方，通常浮置栅22是由多晶硅物所构成。一第二绝缘层24是以一顶墙部24A覆于浮置栅22上、以及一侧墙24B紧邻浮置栅22远离源极14侧边，例如，若浮置栅22为多晶硅物，则此第二绝缘层24可以是直接氧化浮置栅22而得氧化硅物。一控制栅26以一部份26A设置于第二绝缘层24上、以另一部份26B覆于第一绝缘层20上并紧邻第二绝缘层24侧墙部24B，再如图1所示，控制栅26部份26B是位于部份信道区18和部份漏极16上方，通常控制栅26是由多晶硅物所构成。
接着，将描述公知非挥发性存储单元10的操作。
若欲对公知非挥发性存储单元10进行数据抹除(erase)时，是将接地电位施加至漏极16和源极14处，而将约为15V的一正电压施加于控制栅26处。于是，则位于浮置栅22内的电子因Fowler-Nordheim隧道效应经第二绝缘层24及于控制栅26，使得浮置栅22呈现正电位状态。
当欲对公知非挥发性存储单元10进行数据编程(program)时，则将接地电位施加至漏极16，将约为由控制栅26所界定的MOS晶体管架构门限电压(threshold voltage)值的一正电压(约为1V)施加至控制栅26，并以约为13V的一正电压施加至源极14。因此，所产生的电子经由呈弱反相(weakly-inverted)信道区18自漏极16向源极14流动，当电子及于侧墙部24B时，会有约与源极14处电压相同急剧变化的一电位降，此时，某些电子会被加速成热载流子(hot carrier)，而具有足够的能量穿透第一绝缘层20，而注入至浮置栅22内，使得浮置栅22呈现负电位状态。
当欲对公知非挥发性存储单元10进行读取操作时，是将一接地电位及于源极14，以约为5V的读取电压分别及于汲漏极16和控制闸26。此时，若浮置栅22为正电位状态，浮置栅22与控制闸26部份26B下方全部信道区18均会导通，故于汲漏极16和源极14间导通电流，而可定义为逻辑“1”准位。若浮置栅22为负电位状态，浮置栅22下方的信道区18为关断，故漏极16与源极14间无电流产生，而可定义为逻辑“0”准位。
然而，公知非挥发性内存经过多次逻辑“0”准位至逻辑“1”准位的抹除操作、以及由逻辑“1”准位至逻辑“0”准位的编程操作后，会在绝缘层24处内建一电位差，此电位差与因隧道效应电子流流经绝缘层24的时间对数成正比。因此，经过多次抹除和编程操作后，浮置栅22内储的电荷量会逐渐减少，劣化逻辑“1”准位时流经于漏极16和源极14间的电流，甚者，将无法明确分辨出逻辑“1”准位或逻辑“0”准位。
在不改变存储单元工艺的前提下，为能提升抹除操作的效率，最好的方法便是增加抹除电压值。然而，此抹除电压最大值又受限于接面崩溃效应，故无法大幅提高抹除电压。
本发明的目的，在于提供一种非挥发性内存控制电路及其控制方法，在不改变存储单元工艺的前提下，提升抹除操作的效率。
为达到上述目的，本发明可藉由提供一种非挥发性内存控制电路来完成。此非挥发性内存控制电路适用于具有一源极、一漏极、一控制闸、以及一基体极的一非挥发性存储单元，包括一电压源、一第一电荷泵电路、一字符线开关、一第二电荷泵电路、一源极开关、一第三电荷泵电路、以及一基体极开关。第一、第二、第三电荷泵电路是连接该电压源，分别产生一第一正电压、一第二正电压、以及一第一负电压。字符线开关是选择电压源或第一正电压中及于控制闸，源极开关是选择接地电位或第二正电压及于源极，基体极开关则选择接地电位或第一负电压及于基体极。
当于一抹除操作下，提供第一正电压至控制闸，而提供第一负电压至基体极。因此，纵然非挥发性存储单元业经多次抹除编程，则当进行抹除操作时，由于基体极加施一负电压，增加基体极与控制栅间的电位差，藉以增加储存于浮置栅内电荷量。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下图1是显示公知一分离栅极式非挥发性存储单元的剖面图；图2是显示根据本发明非挥发性内存控制电路一较佳实施例的电路图；图3A和图3B是显示根据本发明非挥发性存储单元与周边电路隔离架构图标。
10～非挥发性内存；12～半导体基板；14～源极；16～漏极；18～信道区；20～第一绝缘层；22～浮置栅；24～第二绝缘层；26～控制栅；30～15V电荷泵电路；31～电压源；32～分压电路；33～字符线开关；34～13V电荷泵电路；35～源极开关；36～-4V电荷泵电路；以及，37～基体极开关。
根据本发明的非挥发性内存控制电路及其控制方法，纵然非挥发性存储单元业经多次抹除编程，则当进行抹除操作时，于基体极加施一负电压，加大基板与控制闸间的电位差，藉以增加储存于浮置栅内电荷量。
请参照图2，所示为根据本发明非挥发性内存控制电路一较佳实施例的电路图。图2中，包括一15V电荷泵电路30、一电压源31、一分压电路32、一字符线开关33、一13V电荷泵电路34、一源极开关35、一-4V电荷泵电路36、以及一基体极开关37。通常电压源31提供一约为5V的直流电压源，而电荷泵电路30、34、36是由能量储存组件建构而得，分别将电压源31所提供的5V电压升压至所需的15V、13V、以及-4V等等，而分压电路32是将电压源31所提供的5V电压降为约等于由控制闸26所界定的MOS晶体管架构的临限电压值。
字符线开关33是对15V电荷泵电路30、电压源31、以及分压电路32输出端的一者做选择后，及于控制闸26。源极开关35则对13V电荷泵电路34和接地电位中的一者做选择后，及于源极14。而基体极开关37是对-4V电荷泵电路36和接地电位中一者做选择后，及于基板12。
接着，将描述本发明控制电路的操作，并以图1所示的非挥发性存储单元10为例。
根据本发明，若欲对非挥发性存储单元10进行数据抹除(erase)时，漏极16和源极14处是成高阻抗(high impedance)状态，而由字符线开关33切换将15V电荷泵电路30输出的15V正电压施加于控制闸26，同时，基体极开关37切换将-4V电荷泵电路36输出的-4V负电压施加于基板12。于是，则位于浮置栅22内的电子因Fowler-Nordheim隧道效应经第二绝缘层24及于控制闸26，使得浮置栅22呈现正电位状态。
当欲对公知非挥发性存储单元10进行数据编程(program)时，则将接地电位施加至漏极16，由字符线开关33切换将分压电路30输出的约1V正电压施加于控制闸26，同时，以源极开关35切换将13V电荷泵电路34输出的13V电压施加至源极14，而基体极开关37切换将接地电位及于基板12。因此，所产生的电子经由呈弱反转(weakly-inverted)信道区18自漏极16向源极14流动，当电子及于浮置栅22下方时，会有约与源极14处电压相同急剧变化的一电位降，此时，某些电子会被加速成热载流子(hot carrier)，而具有足够的能量穿透第一绝缘层20，而注入至浮置栅22内，使得浮置栅22呈现负电位状态。
当欲对公知非挥发性存储单元10进行读取操作时，是经源极开关35切换将接地电位及于源极14，而基体极开关37切换将接地电位及于基板12，由字符线开关33切换将电压源31输出的5V电压施加于控制闸26，并以约为5V的读取电压及于漏极16。此时，若浮置栅22为正电位状态，全部信道区18均会导通，故于漏极16和源极14间导通电流，而可定义为逻辑”1”准位。若浮置栅22为负电位状态，浮置栅22下方的信道区18为关断，故漏极16与源极14间无电流产生，而可定义为逻辑”0”准位。
根据本发明的非挥发性内存控制电路，在抹除操作时将基体极连接至一负电压，为避免影响其它周边电路的正常操作，可如图3A所示，在一N型半导体基板40形成若干P型井区42、44、46，将非挥发性存储单元10和其它周边电路分设于不同井区内，譬如将非挥发性存储单元10设于井区42内，而周边电路设于井区44和46内。此外，也可以如图3B所示，在一N型半导体基板50内形成N型井区52，再形成P型井区54于N型井区52，以此N型井区52隔离非挥发性存储单元10和其它周边电路。
综合上述，根据本发明的非挥发性内存控制电路及其控制方法，纵然非挥发性存储单元业经多次抹除编程，则当进行抹除操作时，于基体极加施一负电压，加大基板与控制栅间的电位差，藉以增加储存于浮置栅内电荷量，提升抹除操作的效率。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，可作更改与润饰，因此本发明的保护范围应以权利要求为准。
权利要求
1.一种非挥发性内存控制电路，适用于具有一源极、一漏极、一控制栅、以及一基体极的一非挥发性存储单元；该非挥发性内存控制电路包括一电压源；一第一电荷泵电路，连接该电压源升压产生一第一正电压；一字符线开关，选择该电压源和该第一正电压中的一者及于该控制栅；一第二电荷泵电路，连接该电压源升压产生一第二正电压；一源极开关，选择一接地电位和该第二正电压中的一者及于该源极；一第三电荷泵电路，连接该电压源产生一第一负电压；以及一基体极开关，选择该接地电位和该第一负电压中的一者及于该基体极。
2.如权利要求1所述的非挥发性内存控制电路，尚包括一分压电路，连接该电压源经分压产生该控制栅所建构的MOS晶体管架构的一门限电压值。
3.如权利要求1所述的非挥发性内存控制电路，其中，该非挥发性存储单元是设置于一N型半导体基板内的一P型井区内。
4.如权利要求1所述的非挥发性内存控制电路，其中，该非挥发性存储单元是设置于一N型井区内的一P型井区内，而该N型井区是形成于一P型半导体基板内。
5.一种非挥发性内存控制方法，适用于具有一源极、一漏极、一控制栅、以及一基体极的一非挥发性存储单元；该非挥发性内存控制方法，是于一抹除操作下，提供一正电压至该控制栅，而提供一负电压至该基体极。
6.如权利要求5所述的非挥发性内存控制方法，其中，当于该抹除操作下，该漏极和源极是呈高阻抗状态。
全文摘要
一种非挥发性内存控制电路。此电路适用于具有源极、漏极、控制栅、以及基体极的非挥发性存储单元,包括:电压源、第一电荷泵电路、字符线开关、第二电荷泵电路、源极开关、第三电荷泵电路、以及基体极开关。第一、第二、第三电荷泵电路是连接该电压源,分别产生第一正电压、第二正电压、以及第一负电压。字符线开关是选择电压源或第一正电压中及于控制闸,源极开关是选择接地电位或第二正电压及于源极,基体极开关则选择接地电位或第一负电压及于基体极。当于抹除操作下,提供第一正电压正电压至控制栅,而提供第一负电压至基体极。
文档编号H01L21/8247GK1378289SQ0110954
公开日2002年11月6日 申请日期2001年3月30日 优先权日2001年3月30日
发明者陈伟梵, 俞大立 申请人:华邦电子股份有限公司