专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。特别是涉及配置有通过干蚀形成微小通孔的半导体器件及其制造方法。
在半导体器件制造中，在绝缘膜或导电膜上进行干蚀步骤时，出现一种称为“充电”的现象，即由于电荷在晶片内移动，导致局部施加极高的电压。充电是由于用作蚀刻剂的等离子不均匀，导致注入到晶片表面内的离子量变化而引起的。
现在，由于低压(也就是，0.01-0.1mTorr)和高密度等离子源例如ECR(电子回旋共振)、质子、中子等正在为进一步小型化而得到普遍应用，因此充电成为一个值得关注的问题。
晶片中的充电可能破坏通过一系列的制造步骤而形成的晶体管的栅氧化膜，使半导体器件的可靠性恶化。
此外，与半导体器件的小型化相适应，有形成更薄的栅氧化膜的趋势，这更加大了由于充电而引起的破坏。
因此，对充电是如何引起破坏的机理及减少损害的方法已经进行了各种研究。此外，已经用各种天线图形(antenna pattern)对QBD，TDDB(时间与介质击穿相关)、热载流子等进行了评估，以观察栅极击穿的出现。其结果是，根据在半导体设计阶段的设计原则，现在所用的是通过限定天线比例防止栅极击穿。
然而，事实上由充电所引起的破坏并没有减少，在当前环境下，没有提出不会导致栅极击穿的充电和浮栅中电荷积聚的问题。
不会导致栅极击穿的充电可能改变通过干蚀形成的通孔中的接触电阻，或提高某个通孔中的电阻。
例如，当金属浮置结构铺于绝缘层的下面时，通过蚀刻可以很好地淀积或累积反应产物，或者与底层结构不是浮置的结构相比，可以改变绝缘层与底层结构的蚀刻比。已知绝缘层与底层结构的蚀刻比是根据底层金属浮置结构的面积或金属浮置结构中累积的电荷量而变化的。
因此，如果在底层金属结构中出现充电，或者类似地当在同样的条件下同时形成多个接触孔或通孔时，绝缘膜的蚀刻比可能依据底层结构的性质和尺寸而增加。此外，部分反应产物沉淀到孔中，导致孔的导电性差，孔的电阻增加。
为了解决这样的问题，已经采取了减小绝缘膜与底层结构的蚀刻比的方法，例如，通过减少容易淀积气体(C4F8，CH2F2等)的量，或增加稀释气体例如氩和氦的量，以降低容易淀积气体的分压和减少反应产物的沉积。
然而，降低蚀刻比会引起底层结构的过蚀和底层结构损耗的增加，由于减小了加工余量而使其成为一个问题。
在这种情况下，需要另一种通过干蚀形成通孔或接触孔的方法，能防止反应物的淀积和累积，以及蚀刻比的变化，这种变化会导致导电性差和孔电阻高。
鉴于上述问题完成了本发明。本发明的目的是提供一种半导体器件的制造方法以及半导体器件本身，该方法能够在防止反应产物的淀积和积聚、蚀刻比的变化和加工余量减小的情况下，通过干蚀形成通孔。
根据本发明，提供了一种半导体器件，包括依次在半导体衬底上形成的第一绝缘膜、布线层和第二绝缘膜，第二绝缘膜配置有一个或多个到达布线层的通孔，其中布线层在除了形成通孔的区域之外的区域通过第一绝缘膜和第二绝缘膜电绝缘，形成的到达布线层的通孔的总底面积与布线层的顶表面积之比为1∶300-10000。
根据本发明，还提供了一种半导体器件的制造方法，包括在半导体衬底上形成第一绝缘膜；在第一绝缘膜上形成电浮置布线层；在布线层上形成第二绝缘膜；和在第二绝缘膜中形成到达布线层的一个或多个通孔，使得通孔的总底面积和布线层的顶表面积之比为1∶300-10000。
通过下文的详细描述，本申请的上述和其它目的将变得更加显而易见。然而，应当理解，对本领域技术人员来说，通过这些详细描述，在本发明的精神和范围内作出各种变化和修改都是显而易见的，因此，在显示本发明的最佳实施例的同时，所给出的详细说明和具体实例只能作为说明。
图1(a)到1(e)是说明根据本发明半导体器件制造方法的步骤的截面示意图。
图2(a)和2(b)是说明制造电容器步骤的截面示意图，该电容器用于电容量测量，以便在根据本发明的制造方法中建立形成通孔的条件。
图3是说明蚀刻比和上电极面与通孔的总底面积之比的关系曲线图，其中通孔是用不同的掩模形成的。
图4是说明容量衰减百分比和上电极面积与通孔总底面积之比的关系曲线图，其中通孔是在改变高宽比和利用各种掩模的情况下，用磁场激励反应离子蚀刻装置形成的。
图5是说明容量衰减百分比和上电极面积与通孔的总底面积之比的关系曲线图，其中通孔是在改变高宽比和利用各种掩模的情况下，用感应耦合等离子蚀刻装置形成的。
本发明涉及一种半导体器件及其制造方法，该器件至少依次具有第一绝缘膜、布线层和第二绝缘膜，这些绝缘膜和布线层最好形成在半导体衬底上。
可用在本发明半导体器件中的半导体衬底可以是各种衬底，包含硅、锗等元素的半导体衬底，GaAs、InGaAs等化合物的半导体衬底，SOI衬底和多层SOI衬底，其中，硅衬底较好。半导体衬底可以和其上独立形成的或按需要相结合形成的例如晶体管、电容器等半导体元件、电路、布线层、器件隔离区和绝缘膜相结合。
第一绝缘膜通常是指呈现各种功能的绝缘膜，例如栅氧化膜、隧道氧化膜、层间绝缘膜、电容绝缘膜等。绝缘膜的材料和厚度没有特别限制，通常用于半导体器件中的即可。例如，该绝缘膜可以是单层或多层氧化硅膜(热氧化膜、LTO膜、HTO膜等)、氮化硅膜、SOG膜、PSG膜、BSG膜、BPSG膜、PZT、PLZT、铁电膜或抗铁电膜。可以根据膜的功能选择合适的厚度，例如可以是大约700-1100nm。第一绝缘膜可以形成在半导体衬底的几乎整个表面或部分表面，只要使在其上要形成的布线层如后面所述处于电浮置状态即可。
布线层通过第一绝缘膜和后面提及的第二绝缘膜在除了后面提及的形成通孔的区域之外的区域电绝缘。
对布线层没有特别的限制，只要它是由导电材料形成的即可。例如它可以是单层或多层的非晶、单晶或多晶N-或P-型元素的半导体(例如硅、锗等)、或者化合物的半导体(例如GaAs、InP、ZnSe、CsS等)；金属如金、铂、银、铜、铝等；难熔金属如钛、钽、钨等；难熔金属的硅化物或多晶硅化物(polyside)；透明导电膜如ITO，SnO2，ZnO等。布线层的厚度可以根据其功能来选择，例如约400-600nm。布线层的外形没有特别限定，可以是矩形、条形，岛状，格状等。布线层可以是电容器的上电极、非易失晶体管的虚设电极、浮栅等。
本发明的半导体器件还可以包括导电层例如电极、布线层，布线层与导电层电绝缘。例如，导电层可以是与布线层同时形成或先于布线层形成的层。这里，与布线层同时形成的层可以是与布线层源自同一层的层、用与布线层一样的材料制成的层或者与布线层处于同一水平面的层。先于布线层形成的层可能是在比形成布线层的步骤更早的步骤中形成的层，或者是在第一绝缘层或布线层下面形成的层。然而，这两层离半导体衬底的高度并不重要，因为它是随着含有绝缘膜等的半导体衬底的表面形状而变化的。至少一个布线层如上所述电绝缘，如果其上设有两个或更多个布线层，其它的布线层可以和与布线层同时形成或先于布线层形成的导电层相连。
第二绝缘膜通常是能够作为层间绝缘膜的绝缘膜，其材料和厚度没有特别的限制，通常只要能将它们应用到半导体器件中即可。例如，可以从为第一绝缘膜所列的材料和厚度中选择合适的材料和厚度，其中，最好是氧化硅膜、PSG膜、BSG膜或BPSG膜，厚度大约700-1100nm。第二绝缘膜形成在包含布线层的半导体衬底的几乎整个表面上，但也可形成在部分表面上。
第二绝缘膜配置有一个或多个通孔。需要至少一个通孔直接形成在如上所述的布线层上。在设有多个通孔的地方，所有的通孔或部分通孔可以具有不同的尺寸和/或形状，但设在同一布线层上的多数通孔具有同样的尺寸和形状比较好，更好是设在同一布线层上的所有通孔都具有相同的尺寸和形状。通孔的尺寸和形状没有特别限制，但每个通孔的适宜底面积大约是0.1-1.0μm2、0.1-0.6μm2、0.2-0.5μm2或0.3-0.4μm2。此外每个通孔适宜的高宽比大约为4或更小、大约34或更小、大约3.4至1.0、大约3.0至1.0、或大约3.0至2.5。可以根据底布线层等的尺寸合适地调整通孔的数量，例如，可以是大约1-10000。合适地设置通孔，使得通孔的总底面积与布线层的顶表面积之比为大约1∶300-10000。更适宜的比率可以是大约1∶400-10000、大约1∶440-4000、或大约1∶440-1500。每个通孔的形状一般是圆形或半圆形，但也可以是矩形或其它多边形。选自上述范围的数据即通孔的底面积和高宽比以及通孔的总底面积与布线层的表面积之比进行合适地组合，进一步结合适宜的第二绝缘膜的蚀刻方法和/或蚀刻条件。据此，有效地防止了在形成通孔过程中产生的反应产物的淀积与累积，这样，在防止了接触电阻的增加和变化的同时，通过通孔将导电材料相连。
作为本发明的半导体器件制造方法的第一步，是在半导体衬底上形成第一绝缘膜。第一绝缘膜的形成可以根据所用的材料而变化，可以通过热氧化、CVD法、溅射、汽相淀积等形成。第一绝缘膜可以形成在半导体衬底的整个表面或部分表面上。
形成在第一绝缘膜上的是电浮置布线层。例如，通过在第一绝缘膜的整个表面上形成导电膜来设置布线层，该导电膜是通过CVD法、溅射、汽相淀积等形成的，然后通过公知的方法例如光刻法、蚀刻法将导电膜构图为所需要的图形。构图的导电膜最好使得布线层设置在只有第一绝缘膜是底层的区域，也就是没有形成接触孔的区域，以获得布线层的电浮置状态。
然后，用与形成第一绝缘膜同样的方式，在布线层上形成第二绝缘膜。
下一步，在第二绝缘膜中形成一个或多个到达布线层的通孔。用已知方法例如光刻和蚀刻形成通孔。蚀刻可以是干蚀例如溅射、反应离子蚀刻、等离子蚀刻等，或是用酸或碱的湿蚀，但干蚀最好。尤其，通过于蚀在第二绝缘膜中形成通孔，使得第二绝缘膜和底层布线层之间的蚀刻比，也就是，第二绝缘膜/布线层的蚀刻比大于1，最好大于5、10或20。例如通过用等离子蚀刻或反应离子蚀刻完成蚀刻，更具体地说，利用C2F6、C4F8、氩等气体作为蚀刻剂，通过感应耦合等离子蚀刻装置进行等离子蚀刻。更具体说，利用C4F8、CO、Ar、O2等气体作为蚀刻剂，通过磁场激励反应离子蚀刻装置进行反应离子蚀刻。需要使形成的通孔总底面积与布线层的顶表面积之比为大约1/300-10000，通孔的底面积与高宽比没有特别的限制，但适合于选自上面提及的范围。
此外，根据本发明，可以用已知方法在第二绝缘膜的如此形成的通孔中形成接触脚，然后，在接触脚和第二绝缘膜上形成上布线层、上电极等。通过重复这一系列步骤实现多层布线结构。
在下文中，将参考附图描述根据本发明的半导体器件及其制造方法的实例。
实例1在根据本发明的半导体器件的制造方法中，为了确定要进行干蚀的条件，电容器和通孔一起形成。
如图2(a)所示，在配有器件隔离区21的硅衬底20上通过离子注入形成作为电容器下电极的高浓度杂质区22。高浓度杂质区22在长度和宽度方向的尺寸比表1所述的电容器上电极的尺寸各小大约20μm。
在硅衬底20上，作为电容器绝缘膜的氧化硅膜23和氮化硅膜24依次形成，并且形成作为电容器上电极的TiN(1000)/Ti(50)/Al-Cu合金(4000)/TiN(200)/Ti(300)的层状膜25。利用6种不同的掩模构图层状膜25和氮化硅膜24，使其具有表1所述的尺寸。这样，形成了电容器，每个电容器具有不同尺寸的浮置上电极。
通过C-V测量法测量所得到的每个电容器的电容量，作为初始电容量，结果如表1所示。
然后，在获得的每个电容器上，形成由大约1.1μm厚的氧化硅膜制成的层间绝缘膜26。
在层间绝缘膜26中，利用感应耦合等离子蚀刻装置或磁场激励反应离子蚀刻装置以及表1所示的6种掩模，通过光刻或蚀刻形成预定个数的基本上是圆柱形的通孔27，通孔27到达上电极的表面，其底部具有0.36μm的直径。
在这样的条件下使用感应耦合等离子蚀刻装置，即电源功率1900W，偏置功率1400W，蚀刻压力5mTorr，C2F6气体流率10sccm，C4F8气体6sccm，Ar气95 sccm。在这样的条件下使用磁场激励反应离子蚀刻装置，即电源功率1500W，蚀刻压力30 mTorr，C4F8气体流率12sccm，CO气体50sccm，Ar气2000 sccm和O2气5 sccm。
表1
在干蚀形成通孔时测量作为层间绝缘膜的氧化硅膜与底层TiN层的蚀刻比。此外，从表1计算出通孔总底面积与上电极面积之比(看表2)。从得到的结果，根据得到的电容器，估算出氧化硅层间绝缘膜与底层TiN层的蚀刻比和通孔总底面积与上电极的面积比之间的关系。结果示于图3。
表2
图3显示了在采用感应耦合等离子蚀刻装置或磁场激励反应离子蚀刻装置来形成通孔的两种情况下，当下电极的面积变得更大，也就是当上电极每单位面积由通孔所占的面积变小时，底层绝缘膜与底层TiN层的蚀刻比增大。在磁场激励反应离子蚀刻装置(在图3中用●表示)的情况下，在用1-4号掩模构图的电容器中得到相对于底层TiN层的蚀刻比为42-80。在感应耦合等离子蚀刻装置(在图3中用□表示)的情况下，在用1-4号掩模得到的电容器中得到相对于底层TiN层的蚀刻比为27-80。在用5和6号掩模构图的电容器中，在这两种情况下，得到的相对于底层TiN层蚀刻比为80或更大，但在蚀刻过程中在通孔里产生了聚合物并在TiN层上沉积了反应产物。
因此，发现用1-4号掩模得到的电容器在层间绝缘膜与底层TiN层的蚀刻比方面有利，而5和6号掩模是不能用于本发明方法的。
作为比较例，用与上述实例相同的方式形成各种电容器和通孔，除了上电极没有与硅衬底相连，这样不处于浮置状态。观测蚀刻比和通孔的总底面积与上电极面积之比之间的关系，结果，不考虑上电极面积和通孔的底面积，在采用磁场激励反应离子蚀刻装置(图3中用▲表示)和感应耦合等离子蚀刻装置(图3中用■表示)两种情况下，蚀刻比为常数，大约22-25，如图3所示。
此后，如图2(b)所示，在层间绝缘膜26上形成铝膜28，其中在层间绝缘膜26中已经形成通孔27并构图为所需要的形状，以便形成接触栓塞和布线层。
实例2用与实例1同样的方式，用同样的掩模形成电容器、通孔、接触栓塞和布线层，除了形成的通孔的直径为0.32μm(高宽比大约3.4)、0.36μm(大约3.0)和0.40μm(大约2.7)。
在形成通孔、接触栓塞和布线层之后，用与实例1同样的方式测量得到的每个电容器的电容量。然后从在形成通孔之前预先测得的每个电容器的原始电容量计算它的减小比例。从原始电容量至在通孔形成之后测得的电容量用百分比估算减少的比例。图4和5列出了结果。图4显示了当采用磁场激励反应离子蚀刻装置形成通孔时降低的百分比，图5显示了当采用感应耦合等离子蚀刻装置形成通孔时降低的百分比。
图4表明当在通过磁场激励反应离子蚀刻装置、用1-4号掩模形成的电容器里形成高宽比为2.7-3.4的通孔时，没有观察到电容量衰减。也就是说，提供了没有因蚀刻而产生的反应产物的沉积和积聚的通孔。
此外，图5表明当在用1号掩模形成的电容器中，通过感应耦合等离子蚀刻装置形成具有上述任意高宽比的通孔时，没有观察到电容量的衰减，也就是说，形成了没有反应产物淀积和积聚的通孔。当高宽比为2.7和3.0时，在用1-5号掩模形成的电容器中没有观察到电容量的衰减。
还发现当高宽比增加时(通孔的开口面积减小)，电容量衰减的百分比变得更大。
从这些结果，可以做如下分析。
在干蚀过程中，由于电子荫蔽效应，通孔的每单位面积得到的电荷量增加。据此，当进行蚀刻以便暴露TiN层时，在底层TiN层中出现充电。然后电荷积聚在TiN表面，通过静电将蚀刻过程中产生的反应产物吸附到TiN表面上，使反应产物淀积和积聚在通孔的底部。积聚的反应产物介于电容器的下电极和接触脚之间，起不希望的另一个串联电容器的作用。结果，下电极和布线层之间的电容量减小。因此，可能增加接触电阻，或者上电极和接触脚或布线层之间可能开路。特别是，当用6号掩模形成电容器时，上电极的面积大，通孔的面积小，电容量显著降低。
从上面的描述可以看出，既然电容量的衰减不会出现或很小，在电容器的层间绝缘膜中形成通孔更有利，该通孔具有用1-4号掩模、通过磁场激励反应离子蚀刻装置或感应耦合等离子蚀刻装置而得到的任意结构，高宽比为2.7-3.0。
图4显示了在用1-4号掩模形成的电容器中，上电极面积与通孔总底面积之比为345-3015，也就是说，通孔总底面积与上电极面积之比为0.0028-0.00033。通过限定上电极和通孔的面积，使其具有这样的比例，可以进行干蚀而在通孔的底部没有反应产物的淀积。
当在用1-4号掩模形成的电容器中形成高宽比为3.0的通孔时，上电极的面积与通孔的总底面积之比为448-3909，也就是说，通孔的总底面积与上电极的面积之比为0.0022-0.00025。通过限定上电极和通孔的面积，使其具有这样的比例，可以进行干蚀而在通孔的底部没有反应产物的淀积。
在下文中，将描述根据本发明的半导体器件的制造方法。
如图1(a)所示，在设置有器件隔离膜5的半导体衬底1上用已知方法形成包括栅极2和源/漏区3的晶体管，然后在晶体管上形成第一层间绝缘膜4。
然后，在第一层间绝缘膜4中形成到达源/漏区3的接触孔，在其上通过溅射等形成钨的第一布线膜6，如图1(b)所示。
如图1(c)所示，为使其平面化要对第一布线膜6深蚀刻，直到露出第一层间绝缘膜4的表面，以便形成与源/漏区3相连的接触脚7。在其中已经埋入了接触脚7的第一层间绝缘膜4上，通过溅射等形成第二布线膜铝膜8，并且通过光刻和蚀刻将其构图成所需要的图形。在构图好的第二布线膜8中，将电浮置的尺寸定为220μm×220μm。然后在上面形成大约1.1μm厚的氧化硅膜，作为第二层间绝缘膜9。
然后，如图1(d)所示，形成用于形成通孔10的抗蚀剂图形11，其中通孔10是到达第二布线膜8的所需要位置的通孔。用抗蚀剂图形11作为掩模，在第二层间绝缘膜9中形成了1062个直径大约为0.36μm的通孔。这些通孔是利用感应耦合等离子蚀刻器在下列条件下形成的，电源功率1900W，偏置功率1400W，蚀刻压力5mTorr和C2F6气体流率10sccm，C4F8气体6sccm和Ar气体95sccm。
因此，如图1(e)所示，通过溅射等形成钨膜，按上面描述的形状深蚀刻，形成接触脚12。在其中已经埋入了接触脚12的第二层间绝缘膜9上，通过溅射等形成铝膜，并且构图成所需要的图形以形成第三布线层13。
在这样得到的多层布线结构中，在通孔中没有淀积或积聚反应产物，布线之间的接触电阻没有升高。这样，就能得到有利的布线结构。
根据本发明，将到达布线层的通孔总底面积与布线层的顶表面积之比调节为1∶300-10000。因此有效地抑制了形成通孔过程中反应产物的淀积和积聚，在防止接触电阻增加和变化的同时，使得导电材料通过通孔而连接。
特别是，当形成的每个通孔的高宽比为4或更小和/或面积为0.1-1.0μm2时，很容易防止接触电阻的增加和变化。
仍然根据本发明，通过在半导体衬底上形成第一绝缘膜，很容易制造能够防止接触电阻升高和变化的半导体器件；在第一绝缘膜上形成电浮置布线层，使其连接到与布线层同时或先于布线层形成的导电层；在布线层上形成第二绝缘膜；和在第二绝缘膜中形成到达布线层的一个或多个通孔，使得通孔的总底面积和布线层的顶表面积之间的比为1∶300-10000。
当布线层与第二绝缘膜的蚀刻比大于1，通过干蚀在第二绝缘膜中形成通孔时，特别是当利用C2F6、C4F8和Ar气体作为蚀刻剂，通过感应耦合等离子蚀刻法进行干蚀，或者利用C4F8、CO、Ar和O2气体作为蚀刻剂，通过磁场激励反应离子蚀刻法进行干蚀时，在蚀刻形成通孔时控制底层布线层中积聚的电荷量，使得很容易控制通孔中反应产物的淀积和积聚。此外，防止了通孔处接触电阻的升高以改善器件的性能。这样，确保能得到高可靠性的半导体器件。
权利要求
1.一种半导体器件，包括在半导体衬底上依次形成的第一绝缘膜、布线层和第二绝缘膜，第二绝缘膜配置有到达布线层的一个或多个通孔，其中布线层在除了形成通孔的区域之外的区域通过第一绝缘膜和第二绝缘膜电绝缘，到达布线层的通孔的总底面积与布线层的顶表面积之比为1∶300-10000。
2.根据权利要求1的半导体器件，其中通孔的高宽比为4或更小。
3.根据权利要求1的半导体器件，其中每个通孔的底面积是0.1-1.0μm2。
4.根据权利要求1的半导体器件，其中布线层是电容器的上电极、非易失晶体管的虚设电极或浮置栅极。
5.根据权利要求1的半导体器件，其中在第二绝缘膜的通孔中形成接触脚，以便连接布线层，在接触脚和第二绝缘膜上形成上布线层或上电极，以连接接触脚。
6.根据权利要求1的半导体器件，还包括与布线层同时形成的导电层，其中布线层与导电层电绝缘。
7.根据权利要求1的半导体器件，还包括先于布线层形成的导电层，其中布线层与导电层电绝缘。
8.一种半导体器件的制造方法，包括在半导体衬底上形成第一绝缘膜；在第一绝缘膜上形成电浮置的布线层；在布线层上形成第二绝缘膜；和在第二绝缘膜中形成到达布线层的一个或多个通孔，使通孔的总底面积与布线层的顶表面积之比为1∶300-10000。
9.根据权利要求8的方法，其中确定每个通孔的底面积或第二绝缘膜的厚度，使通孔的高宽比为4或更小。
10.根据权利要求8的方法，其中使形成的每个通孔的底面积为0.1-1.0μm2。
11.根据权利要求8的方法，其中在布线层与第二绝缘膜的蚀刻比大于1的情况下，通过干蚀在第二绝缘膜中形成通孔。
12.根据权利要求11的方法，其中利用C2F6、C4F8和Ar气体作为蚀刻剂，通过感应耦合等离子蚀刻法进行干蚀。
13.根据权利要求11的方法，其中利用C4F8、CO、Ar和O2气体作为蚀刻剂，通过磁场激励反应离子蚀刻法进行干蚀。
全文摘要
一种半导体器件,包括依次在半导体衬底上形成的第一绝缘膜、布线层和第二绝缘膜,第二个绝缘膜配置有一个或多个到达布线层的通孔,其中布线层在除了形成通孔的区域之外的区域由第一绝缘膜和第二绝缘膜电绝缘,形成的到达布线层的通孔的总底面积和布线层的顶表面积之比为1∶300－10000。
文档编号H01L21/66GK1322012SQ0112125
公开日2001年11月14日 申请日期2001年4月21日 优先权日2000年4月21日
发明者山内博史, 佐藤雅幸 申请人:夏普公司