专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件、高耐压器件，特别涉及对横向型DMOS(LDMOS横向双扩散MOSFET)的静电放电(ESD)的保护。
背景技术：
一般，功率IC用低电压器件以及高耐压器件两方构成，例如被广泛应用于汽车业。车载半导体器件的环境恶劣。因此对于静电放电(ESD)和其他种类的电气过度现象需要比较高水平的保护。
ESD考虑到带有电荷的人或者物接触集成电路时产生的高能量脉冲。作为从ESD中保护半导体元件的方法之一，考虑通过在半导体元件和输出插头之间插入电阻元件，使高电压下降方法，但是，作为高耐压器件的LDMOS要求低导通电阻和高耐压同时存在。因而，因为如果插入电阻元件则从焊盘角度看的LDMOS的低导通电阻特性受损，所以是下策。
图10展示被形成在SOI(绝缘体基硅)衬底上的以往的N型LDMOS。SOI衬底由硅底衬底11、n型硅衬底13、被设置在它们二者之间的SiO2层12构成。在该有源层13内有选择地形成p型基极层14。在该基极层14内形成n+型源极层15以及p+扩散层14a。在离开有源层13的基极层14的位置上，形成n+型漏极层16。在位于该漏极层16和上述基极层14二者之间的有源层13的表面区域上，形成LOCOS氧化膜17。在位于上述源极层15和LOCOS氧化膜17之间的上述有源层13和基极层的上方，经过未图示的栅氧化膜形成栅电极(G)18。在上述源极层15以及P+扩散层14a上设置源电极(S)19，在漏极层16上设置漏电极(D)20。
如果采用本发明的半导体器件的一实施例，则其特征在于具备第2导电类型基极层，被有选择地形成在第1导电类型的有源层的表面；第1导电类型的源极层，被有选择地形成在该基极层的表面；第2导电类型的阳极层，在上述有源层的表面和离开上述基极层有选择地形成；第1导电类型的漏极层，被形成在用上述基极层和上述阳极层夹着的区域的表面；第1导电类型电阻层，被形成在用上述基极层和上述漏极层夹着的区域的表面；栅电极，经过栅绝缘膜被形成在用上述源极层和上述有源层夹着的区域的上述基极层上，在上述基极层和上述源极层的表面上形成源极层，在上述漏极层和上述阳极层的表面形成漏电极。
如果采用本发明的半导体器件的另一实施例，则其特征在于具备第1器件，它由第1导电类型的第1有源层；被设置在上述第1有源层内的第2导电类型的第1基极层；被设置在上述第1基极层内的第1导电类型的第1源极层；在上述第1有源层内与第1源极层隔开的第2导电类型的阳极层；与该阳极层邻接的第1导电类型的第1漏极层；与该漏极层邻接的第1导电类型的电阻层；在上述第1源极层和上述电阻层的上方经过栅绝缘膜配置有第1栅极层的横向型DMOS构成；第2器件，它由被设置在上述第1有源层内的第2导电类型的第2基极层；被设置在上述第2基极层内的第1导电类型的第2源极层；在上述第2有源层内与第2源极层隔开的第1导电类型的第2漏极层；在上述第2源极层和上述第2漏极层之间的上述第2层基极层的上方经过栅绝缘膜配置有第2栅极层的横向型DMOS构成；电气连接上述第1源极层和上述第2源极层的源电极；电气连接上述第1漏极层以及上述阳极层和上述第2漏极层的漏电极；电气连接上述第1栅极层和上述第2栅极层的栅电极。
图2是图1所示的半导体器件的等效电路图。
图3展示图1所示的器件的ESD时的动作的特性图。
图4是图1所示的器件的漏极层附近的放大图。
图5是展示本发明的实施例2的半导体器件的断面图。
图6是展示本发明的实施例3的半导体器件的概念图。
图7是展示本发明的实施例4的半导体器件的平面图。
图8是展示本发明的实施例5的半导体器件的平面图。
图9是展示图8中的X-X’断面的断面图。
图10是展示以往的LDMOS的断面图。
图1展示本发明的实施方案1的LDMOS。在图1中展示被形成在SOI(绝缘体基硅)衬底上的N型LDMOS。SOI衬底由硅底衬底11、有源层(n型硅衬底)13和设置在它们二者间的埋入氧化膜(SiO2层)12构成。在该有源层13内有选择地形成P型基极层14。在该基极层14内有选择地形成n+型源极层15以及P+型扩散层14a。在离开上述有源层13的基极层14的位置上，形成P+型阳极层22。在位于该阳极层22和上述基极层14二者之间的有源层13的表面区域上，形成LOCOS氧化膜17。在位于该LOCOS氧化膜17和上述阳极层22二者之间的有源层13内，接着阳极层22形成n+型漏极层16。在位于上述LOCOS氧化膜17和上述n+型漏极层16二者之间的有源层13内，形成n型电阻层21。
该P+型阳极层22，在额定电压的范围内，对LDMOS的动作没有什么作用，在ESD时执行使空穴流入有源层13的动作。
在位于上述阳极层22的上述源极层15和LOCOS氧化膜17之间的上述有源层13和基极层14的上方，经过未图示的栅氧化膜形成栅电极(G)18。在上述源极层15以及扩散层14a上例如连接有由第1层的铝配线(1A1)构成的源电极(S)19。另外，在上述漏极层16和上述阳极层21上例如连接有由第1层的铝配线(1A1)构成的漏电极(D)20。
在额定电压的范围内，不从阳极层22注入空穴，进行通常的LDMOS动作，从源极层向漏极层流入电子。因此，在额定电压的动作时，阳极层22没有任何功能。
另一方面，在ESD时，如果在漏电极20上施加超过额定电压的电压则从p型基极层14开始耗尽层延伸，在n型电阻层21端电场强度增强。因而引起雪崩击穿，产生电子以及空穴。其中电子通过n型电阻层21，流入漏极层16。另外在雪崩击穿下发生的空穴流入p型基极层14，由n型源极层15、P型基极层14、n型有源层13组成的寄生npn晶体管被激活。
图2是图1所示构成的等效电路。
从此图可以明确看出，图1的元件构成，通过二者连接2个NPN晶体管和PNP晶体管各自的基极和集电极构成可控硅。
在该电路中，当被连接在NPN晶体管基极上的电阻R和基极电流Ib的积比该晶体管的阈值例如0.7V还大时，该晶体管导通，可控硅也导通，进行ESD保护。
图3展示漏极电压-漏极电流的关系。由于寄生npn晶体管导通，所以如图3所示被箝位在低漏极电压B上。大的电子电流通过n型电阻层21流入n型漏极层16。这时，在n型电阻层21一端电子电流集中，而由于在n型电阻层21上流过电子电流因而电压下降，沟道长方向的电场被缓和。流过电阻层的电流越大电压下降的越大，在电场进一步被缓和的方向上施加负反馈。这种状态展示为从图3的B至C的状态。如果超过某一电流量，则电子电流好象潜入n型电阻层21下那样开始向n+漏极层16流动。于是电流集中在n+漏极层16之下。由于电流集中流到如图4所示的电阻下，所以把p型阳极层22和n型有源层13的内电位设置成正向偏置，空穴从阳极层22注入。这时寄生可控硅导通，以低的保持电压箝位。因为p型阳极层22和n型有源层13的内电位被设置成正向偏置，所以图4所示的电阻成分很重要，p型阳极层22的结深度必须比n+漏极层的结深度深。
在以往的DMOS中在ESD时寄生场效应晶体管(npn晶体管)动作，由于在源极和漏极间流过由电子产生的电流，因而源极和漏极之间的电压被箝位。与此相反，在本发明的情况下，LDMOS的寄生可控硅动作，在源极层15和漏极层16之间流过由空穴和电子产生的电流。因此，与在图3中用虚线所示的以往的LDMOS相比可以使箝位电压小。
另外，通过从p型阳极层22向有源层13注入空穴，漏极层16附近的导电率下降，电子电流在不集中于漏极层16的端部的广阔范围内流动。因此，可以防止在漏极层16端部的热失控，并可以防止晶体管的破坏。
根据电阻层的剂量和长度图3中的电流值IO变化。如果把电阻层的电阻设定得大则负反馈的作用增强，电流值IO减小。另外，该电阻层需要把剂量设置成即使高电流流过正电荷也不会消失。该n型电阻层21，例如通过向有源层13离子注入磷离子形成。该磷离子的正确的剂量，例如希望是1×1014/cm2以上。在CMOS工艺或者BiMOS工艺中适用于LDD中的扩散层。
图5是展示本发明的实施方案2的半导体器件的断面图。如此形成n型偏移层23使其包围n型电阻层21、n+漏极层16、p型阳极层22。用该偏移层23可以防止从SOI衬底开始扩大的耗尽层达到p型阳极层22。如果耗尽层达到了p型阳极层22时，在阳极层22-基极层14之间产生穿通。另外，该偏移层23使漂移区域的电阻减小，有使导通时的耐压上升的效果。该n型偏移层23，例如通过向有源层13离子注入磷离子形成。该磷离子的正确的剂量，例如希望在3×1012×1012/cm2的范围。进而，有源层13、偏移层23、n型电阻层的浓度的关系需要达到n13＜n23＜n21。
图6是展示本发明的实施例3的半导体器件的概念图。该实施例，把如实施例1和实施例2所示那样的，由具有P+型阳极层21的LDMOS组成的第1器件51和由不具有P+型阳极层22和n型电阻层21的以往构造的LDMOS组成的第2器件52与焊盘53并联连接。这时，希望把第1器件51的静耐压(栅极电压在0V情况下的耐压)设定得比第2器件低。
通过设置成这种构成，在ESD时，第1器件51比第2器件52快速动作。因此，可以防止第2器件52的破坏。作为使静耐压下降的方法，例如如图5所示只要把具有p型阳极层21的LDMOS的漂移长度LD设定得比没有p型阳极层的LDMOS短即可。
另外，在本实施例中，对于2个器件与采取实施例1那样的构成相比还可以抑制面积的增大。
图7是展示本发明的实施例4的半导体器件的平面图。本实施例是实施例3的变形例，在和图6相同的部分上标注相同的符号。本实施例，展示连接具有P+型阳极层21的第1器件51，和不具有P+型阳极层21的多个第2器件52的情况。这样，在连接多个器件的情况下，把ESD容量大的第1器件51配置在焊盘的附近。即，被连接在源极层S上的焊盘61被连接在由第2层的铝(2A1)组成的源极配线62上，连接漏极层D的焊盘63被连接在由第2层的铝(2A1)组成的漏极配线64上。在上述焊盘61、63的附近配置第1器件51。这些第1、第2器件51、52的各源电极13被连接在源极配线62上，各漏电极21被连接在漏极配线64上。
如果采用实施方案4，则因为把ESD容量大的第1器件51配置在焊盘的附近，所以在ESD时可以确实地保护第2器件52。
另外，通过在LDMOS上设置P+型阳极层21，LDMOS的沟道长方向的长度增长，引起源极面积增大。因此，只用可以充分确保ESD容量的程度，形成具有P+型阳极层21的LDMOS，把剩余的元件作成通常的LDMOS。通过设置这种构成，不牺牲元件面积，就可以提高LDMOS的ESD容量。
在此，以使用2层配线的情况下的方案为例进行了说明，但也可以适用于3层以上的配线。另外，虽然把第2层的配线设置成铝线，但也可以适用其它金属材料。
进而，在上述实施方案中，说明了把第1导电类型设置成n型，把第2导电类型设置成P型的情况，但并不限于此，即使把第1导电类型设置成p型，把第2导电类型设置成n型，也可以同样实施本发明并得到同样的效果。除此以外，本发明在不脱离其主旨的范围内可以可以实施各种变形。
图8是展示本发明的实施例5的平面图，图9是其X-X’断面图，在和以前的实施例一样的部分上标注同样的参照符号。
在本实施例中，如此确定沟道端部的位置，使得在电场容易集中的区域，即，在由寄生晶体管形成的可控硅容易导通的区域上不形成沟道。由此，不形成寄生NPN晶体管，不会发生在漏极层的端部引起局部的电流集中从而产生热失控的现象。因而，作为半导体整体可以均匀地进行保护动作。
如上所述如果采用本发明，可以缓和在ESD时在漏极层的端部的电流集中，和以往的LDMOS相比可以把大电流中的保护电压设置得低，可以提供可以提高ESD容量的半导体器件。
权利要求
1.一种半导体器件，其特征在于具备第2导电类型的基极层，它被有选择地形成在第1导电类型的有源层的表面；第1导电类型的源极层，它被有选择地形成在该基极层的表面；第2导电类型的阳极层，在上述有源层的表面上和离开上述基极层有选择地形成；第1导电类型的漏极层，被形成在用上述基极层和上述阳极层夹着的区域的表面；第1导电类型的电阻层，被形成在用上述基极层和上述漏极层夹着的区域的表面；栅电极，经过栅绝缘膜被形成在用上述源极层和上述有源层夹着的区域的上述基极层上，源电极形成在上述基极层和上述源极层的表面上，漏电极形成在上述漏极层和上述阳极层的表面上。
2.权利要求1所述的半导体器件，其特征在于上述阳极层的结深度比上述漏极层的结深度深。
3.权利要求1所述的半导体器件，其特征在于上述电阻层的杂质剂量比上述漏极层的杂质剂量小。
4.权利要求1所述的半导体器件，其特征在于设置第1导电类型偏移层包围上述阳极层。
5.权利要求1所述的半导体器件，其特征在于在上述基极层的表面部分上与上述源极层邻接地设置第2导电类型的扩散层。
6.权利要求1所述的半导体器件，其特征在于在电流容易集中的区域上不存在沟道区域。
7.一种半导体器件，其特征在于具备第1器件，它由第1导电类型的第1有源层；被设置在上述第1有源层内的第2导电类型的第1基极层；被设置在上述第1基极层内的第1导电类型的第1源极层；在上述第1有源层内与第1源极层隔开的第2导电类型的阳极层；与该阳极层邻接的第1导电类型的第1漏极层；与该漏极层邻接的第1导电类型的电阻层；在上述第1源极层和上述电阻层的上方经过栅绝缘膜配置有第1栅极层的横向型DMOS构成；第2器件，它由被设置在上述第1有源层内的第2导电类型的第2基极层；被设置在上述第2基极层内的第1导电类型的第2源极层；在上述第2有源层内与第2源极层隔开的第1导电类型的第2漏极层；在上述第2源极层和上述第2漏极层之间的上述第2层基极层的上方经过栅绝缘膜配置有第2栅极层的横向型DMOS构成；电气连接上述第1源极层和上述第2源极层的源电极；电气连接上述第1漏极层以及上述阳极层和上述第2漏极层的漏电极；电气连接上述第1栅极层和上述第2栅极层的栅电极。
8.权利要求7所述的半导体器件，其特征在于上述阳极层的结深度比上述第1漏极层的结深度深。
9.权利要求7所述的半导体器件，其特征在于上述电阻层的杂质剂量比上述第1漏极层的杂质剂量小。
10.权利要求7所述的半导体器件，其特征在于设置第1导电类型偏移层使其包围上述阳极层。
11.权利要求7所述的半导体器件，其特征在于上述第1器件的静耐压被设定得比上述第2器件的静耐压低。
12.权利要求7所述的半导体器件，其特征在于上述第1器件被配置在上述第2器件和焊盘的二者间。
13.权利要求7所述的半导体器件，其特征在于上述第1器件在电流容易集中的区域上不存在沟道区域。
全文摘要
半导体器件具备:有选择地形成在有源层表面的基极层;有选择地形成在基极层表面的源极层;在有源层表面上离开上述基极层有选择地形成的阳极层;形成在用基极层和阳极层夹着的区域表面的漏极层;形成在用基极层和漏极层夹着的区域的表面的电阻层;经过栅绝缘膜形成在用源极层和有源层夹着的区域的上述基极层上的栅电极,在基极层和源极层的表面上形成源电极,在漏极层和阳极层的表面上形成漏电极。
文档编号H01L27/02GK1344032SQ01132928
公开日2002年4月10日 申请日期2001年9月11日 优先权日2000年9月11日
发明者中村和敏, 川口雄介, 中川明夫 申请人:株式会社东芝