专利名称：半导体器件及其制造方法
技术领域：
本发明涉及起布置在反相器等中的高耐压半导体功率器件作用的半导体器件，特别涉及一些有关提高电流驱动能力和耐压的措施。
图4为文献(Silicon Carbide；A Review of Fundamental Questionsand Applications to Current Device Technology，edited byW.J.Choyke，H.Matsunami，and G.Pensl，Akademie Verlag 1997 Vol.IIPP.369-388)中所公开的被称为DMOS器件的半导体功率器件的剖面图。
如该图所示，半导体功率器件，包括含高浓度n型杂质的SiC衬底111(6H-SiC衬底)；设在形成在SiC衬底111上的外延层内、含低浓度n型杂质的n-SiC层112(漂移区)；形成在外延层上的栅极绝缘膜116和形成在其上的栅电极118；形成在外延层上且将栅电极118包围起来的源电极119；形成在SiC衬底111下面的漏电极117；向外延层中从源电极119下方的区域到栅电极118端部下方的区域掺杂p型杂质而形成的p-SiC层113；向外延层中源电极119端部下方的区域掺杂高浓度的n型杂质而形成的n+SiC层114。在该半导体功率器件中，n+SiC层114起源极区的作用；p-SiC层113中和栅极绝缘膜116的交界附近的区域起沟道区的作用；SiC衬底111及n-SiC层112起漏极区的作用。因载流子在n-SiC层112中是借助漂移扩散而移动的，故n-SiC层112一般被称为漂移区。当半导体功率器件导通时，栅电极118被施加5V左右的电压，源电极119被接地，漏电极117被施加几伏的电压。这时，在和通常的MOSFET一样的操作条件下，电流从n-SiC层112中栅电极118下方的区域经p-SiC层113流向n+SiC层114。
也就是说，该半导体功率器件(DMOS器件)是这样的一种情况，即在SiC衬底111中的大范围内形成栅电极118及源电极119的图案，来让大电流通过衬底的很大区域沿纵向流动。特别是因SiC的带隙很大，故和使用了Si衬底的半导体功率器件相比，该半导体功率器件的耐压很高。
IGBT也是一种让电流在纵向上流动的功率器件。IGBT的基本构造大致和DMOS器件的基本构造相同，所不同的只是漂移区和半导体衬底的导电型互相相反而已。例如，DMOS器件是在n型衬底上生长n型外延层；而IGBT却是在p型衬底上生长n型外延层。若将图4中的SiC衬底111从n型杂质换为p型衬底，那么，它就成为IGBT了。
若DMOS器件或者IGBT被施加了逆向偏压，就会在n-SiC层112(漂移区)形成很大的耗尽层115，如图4中的虚线所示。此时，耗尽层115在n-SiC层112中位于栅电极118下方的那一表面部分的宽度就变窄。结果，加在耗尽层115上的电场在漂移区n-SiC层112的表面部分就会变大，也就容易在这一部分引起绝缘击穿。
还有，为提高上述现有DMOS或者IGBT的耐压性，必须提高p-SiC层113中的杂质浓度，可这时又会因沟道电阻增大，而使电流驱动能力下降。也就是说，低电阻化和高耐压化相互矛盾，这就限制了半导体功率器件的性能的提高。
本发明的目的，在于缓和低电阻化和高耐压化之间的矛盾，以提供起电流驱动力大、耐压大的半导体功率器件之作用的半导体器件。
本发明的半导体器件，包括半导体衬底；形成在所述半导体衬底的主面上的化合物半导体层；形成在所述化合物半导体层上的栅极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述化合物半导体层上所述栅电极两侧的源电极；形成在所述半导体衬底的所述主面的对面的漏电极；形成在所述化合物半导体层内自所述源电极的一部分的下方到所述栅电极的端部下方、含第1导电型杂质的源极区；形成在所述化合物半导体层内所述栅电极的下方、含第1导电型杂质、起载流子移动区之作用的有源区；形成在所述化合物半导体层内所述栅电极之下方、含第1导电型杂质的迁移区；以及形成在所述化合物半导体层内所述漂移区与所述源极区之间、含第2导电型杂质的逆掺杂区。所述有源区由至少一个第1半导体层和至少一个第2半导体层交互叠层构成，第2半导体层所含的载流子用杂质浓度比所述第1半导体层高、它的膜厚比所述第1半导体层薄、载流子在量子效应的作用下向第1半导体层渗透。
这样的话，在有源区，由于量子效应而在第2半导体层产生量子能级，第2半导体层中的载流子的波函数就有一定的延伸。结果，载流子的分布状态就是不仅存在于第2半导体层中，还存在于第1半导体层中。换句话说，载流子在量子效应的作用下从第2半导体层延伸到第1半导体层中。若在这一状态下，有源区的电势被提高，载流子就会不断地被供向第1及第2半导体层。再就是，因载流子在杂质浓度低的第1半导体层中流动，受杂质离子之影响而分散的载流子就减少，沟道迁移率就会由此而提高。另一方面，因在截止状态下，整个有源区被耗尽，有源区内就不存在载流子了，耐压也就由杂质浓度低的第1半导体层来决定，在整个有源区耐压值就很高。因此，对所构成的利用第1导电型的有源区而让大电流在源、漏电极间流动这样的半导体器件来说，它的沟道迁移率很高，同时耐压也很高。
使所述半导体衬底为第1导电型，起ACCUFET作用的半导体器件就能得到所述作用和效果。
使所述半导体衬底为第2导电型，起IGBT作用的半导体器件就能得到所述作用和效果。
所述有源区是通过交替叠层多层所述第1半导体层及第2半导体层而形成的，这样就能充分地发挥所述效果。
最好是，所述第2半导体层为氮化硅层，所述第2半导体层的厚度大于、等于1个单层且小于20nm。
最好是，所述第1半导体层是SiC层，所述第1半导体层的厚度大于、等于10nm且小于、等于100nm。
还至少包括一个穿过所述漂移区、所含第1导电型杂质的浓度比所述漂移区高的高浓度掺杂层。这样做以后，就能确保耗尽层朝横向延伸，半导体器件的耐压就会更高。
还包括穿过所述源极区到达所述逆掺杂区的开口，所述源电极形成在所述开口的壁面上、直接和所述源极区及所述逆掺杂区的各自一部分接触。这样做以后，就能在不出现缺陷多、表面变得粗糙的区域的情况下，形成源电极，耐压值等就会很高。
本发明中的半导体器件的制造方法，包括在半导体衬底的主面上形成第1导电型化合物半导体层的工序(a)；向所述化合物半导体层的一部分导入第2导电型杂质而形成逆掺杂区的工序(b)；在所述化合物半导体层及所述逆掺杂区上，形成至少包括一层第1半导体层和一层它所含的载流子用杂质浓度比所述第1半导体层高、它的膜厚比所述第1半导体层薄、载流子能在该量子效应的作用下向第1半导体层渗透的第2半导体层的有源区的工序(c)；至少向所述有源区中位于逆掺杂区上方的区域导入第1导电型杂质来形成源极区的工序(d)；除去所述有源区中位于所述逆掺杂区上的部分，而形成到达逆掺杂区的开口的工序(e)；在所述有源区上形成栅极绝缘膜的工序(f)；形成与从所述开口露出的源极区及所述逆掺杂区这两个区接触的源电极的工序(g)；在所述栅极绝缘膜上形成栅电极的工序(h)。
在该方法下，即使在工序(e)下不向源极区注入导电型和逆掺杂区的一样的杂质，也能让源电极和逆掺杂区接触，故能形成起高性能的ACCUFET或者IGBT之作用的半导体器件。
在上述工序(a)下，最好利用伴随着第1导电型杂质的现场掺杂的外延生长法，形成所述化合物半导体层。
在上述工序(a)及(c)下，形成SiC层作所述化合物半导体层及所述有源层。这样，所制成的半导体器件就能起利用了带隙宽、耐压性高的SiC层的功率元件的作用。虽然因此时被离子注入到SiC层内的杂质的活化率很低，而容易在借助离子注入而形成的区域出现缺陷，但在开口上形成源电极的话，就能避免出现含很多缺陷的区域。
图1为本发明的第1个实施例中的DMOS器件的剖面图。
图2为上面图，表示如何布置本发明第1个实施例中的DMOS器件的单元。
图3为本发明的第1个实施例中的DMOS器件的单元单体，在截止时耗尽层的放大状态。
图4为现有文献中所公开的DMOS器件的剖面图。
图5为截止时，图4所示的现有的使用了SiC衬底的DMOS器件中，耗尽层的放大状态的剖面图。
图6为本发明的第2个实施例中的DMOS器件的剖面图。
图7(a)～图7(d)为显示本发明的第2个实施例中的DMOS器件的前半部分制造工序的剖面图。
图8(a)～图8(d)为显示本发明的第2个实施例中的DMOS器件的后半部分制造工序的剖面图。
图9(a)为表示DMOS器件中的电流流动情况的剖面图，图9(b)为表示IGBT中的电流流动情况的剖面图。
图10为显示本发明的第2个实施例的变形例中的DMOS器件的单元布置的上面图。
图11示出了本发明的第2个实施例中的DMOS器件的电流(I)-电压(V)特性。
本实施例的第1个特征，为在外延层的表面部分中除形成有n+SiC层5的区域里，形成了多重δ掺杂层10(有源区)。由此本实施例中的DMOS器件起所谓的ACCUFET(Accumulation Mode FET)的作用。
如图1下方的放大图所示，多重δ掺杂层10，是由5层含高浓度(例如1×1018atoms·cm-3)氮、厚度约10nm的n型掺杂层10a、和6层由未掺杂的SiC单晶制成、厚度约50nm的非掺杂层10b交替着叠层来构成的，且让最上层和最下层为非掺杂层10b。换句话说，总厚度约为350nm。
在该半导体功率器件中，n+SiC层5起源极区的作用；多重δ掺杂层10起沟道区的作用；SiC衬底2及n-SiC层3起漏极区的作用。
在n型掺杂层10a中由于量子效应而产生量子能级，n型掺杂层10a中的电子的波函数有某种程度的扩散。结果，在多重δ掺杂层10中，电子的分布状态为不仅它们存在于n型掺杂层10a中，还存在于非掺杂层10b中。
当半导体功率器件导通时，栅电极7a被施加5V左右的电压，源电极7b被接地，漏电极7c被施加600V左右的电压。此时，多重δ掺杂层10的电势被提高，电子波函数由于量子效应而从n型掺杂层10a延伸到非掺杂层10b，这样，电子就不断地被供向n型掺杂层10a、非掺杂层10b。而且，因电子流过低杂质浓度的非掺杂层10b，故减少了电子受杂质离子的影响而分散，结果是沟道迁移率被提高。此外，电流流过后，漏极电压降到几伏。
特别是，在SiC衬底上形成热氧化膜作栅极氧化膜的情况下，碳等杂质会残留在氧化硅膜中，故在栅极氧化膜和SiC沟道区(有源区)的界面附近存在很多界面能级。因此，在现有的利用了SiC衬底的反转型MOSFET中，在有源区内靠近栅极氧化膜的那一区域里移动的载流子的迁移率很低。结果是，对现有的反转型MOSFET来说，有源区中界面能级多的区域也就是靠近恶劣界面的区域，形成了载流子在流的沟道，故FET的电流量很小。
然而，对本实施例中的MOSFET中的有源区来说，电子在远离界面的非掺杂层10b中移动，故不容易受恶劣界面的影响，也就可提高电子的迁移率，从而可增大FET的电流量。
对通常的ACCUFET来说，源/漏极区以外的整个有源区(相当于本实施例中的多重δ掺杂层10的区域)中，杂质浓度基本上是很均匀的。若此时提高杂质浓度，电子的供给量会增大，但若提高有源区的杂质浓度，电子移动时，电子因杂质而分散的几率就增大，电子的迁移率就会下降。也就是说，FET的沟道电阻变大，而难以保证大电流和高速操作。具体而言，源/漏极区以外的有源区的杂质浓度约在从1×1016cm-3到1×1017cm-3这一范围内。
再就是，若提高源/漏极区以外的有源区的杂质浓度，耐压就会下降。然而，根据本实施例的ACCUFET，在源/漏极区以外的有源区，掺杂层中的杂质浓度很高但层厚却极薄，故耐压的下降会受到层厚厚、杂质浓度低的非掺杂层的抑制。此外，电流流过后，漏电极电压下降到几伏。
此时，n-SiC层3中的状态是电流穿过栅电极7a下方的整个多重δ掺杂层10在较广的范围内流动，电流值特别大。本案发明人已确认好了这一效果既包括扩大载流子电导通路的效果，也包括减少导通损失的效果。与此相对，现有图4所示的DMOS器件，电流被限制在n-SiC层112中很窄的范围内，电流值也就不那么大了。
另一方面，本实施例中的器件在截止状态下，整个多重δ掺杂层10耗尽而使多重δ掺杂层10中无电子存在，故耐压由杂质浓度低的非掺杂层10b决定，整个多重δ掺杂层10的耐压值就很高。
这样，对本实施例的利用多重δ掺杂层10而在源/漏极区间流过大电流这样的ACCUFET来说，它的沟道迁移率高，同时耐压也高。
再就是，因非掺杂层10b中的杂质浓度很低，故通过以多重δ掺杂层10作沟道层，沟道迁移率就会由于栅极绝缘膜6、栅极绝缘间—多重δ掺杂层间的界面附近被捕捉的电荷减少而提高，还会因受杂质离子的影响而分散的载流子的减少而提高，耐压性也得到提高。
ACCUFET的特征为饱和电流值大，导通电阻小。但它尚未达到实用化一个很大的理由为截止状态下的耐压低。但本实施例中的ACCUFET，则是如上所述利用δ掺杂层和非掺杂层的叠层结构，既进一步地提高了电流驱动能力，又确保了截止状态下有高耐压值。
另外，在本实施例中，设有通过交替着叠层高浓度掺杂层(δ掺杂层)和低浓度掺杂层(非掺杂层)而形成的多重δ掺杂层10，不仅如此，仅用一层高浓度掺杂层和一层低浓度掺杂层也是可以的。而且，高浓度掺杂层和低浓度掺杂层先形成哪一个都行，还可以在一层高浓度掺杂层的上、下分别布置一层低浓度掺杂层(非掺杂层)。换句话说，高浓度掺杂层和低浓度掺杂层的层数可以不一样，和栅极绝缘膜6接触的最上部最好为非掺杂层。
本实施例的第2个特征，为在n-SiC层3中，设了含高浓度(1×1018atoms·cm-3)氮、厚度约100nm的两个高浓度掺杂层8a，8b，而且这两个高浓度掺杂层8a，8b间的间隔约为500nm。
图5为一剖面图，示出了图4所示的现有的使用了SiC衬底的DMOS器件在截止时，耗尽层的放大状态。如该图所示，在栅电极118被施加了截止电压(例如0V)、源电极119接地的状态下，若漏电极117被施加600V左右的电压，耗尽层109就在n-SiC层112内向纵向、横向延伸。此时，耗尽层朝横向(图中箭头x所示)延伸的程度比它朝图中箭头y所示的纵向(厚度方向)的延伸的程度小。换句话说，横向上的等电位面109a间的间隔比纵向上的等电位面109a间的间隔窄。结果，在栅电极118的下端面边缘附近耗尽层109的电场最大，也就容易在这一部分出现绝缘击穿(breakdown)。
图3为剖面图，示出了将高浓度掺杂层设在n-SiC层112内而构成的本实施例中的DMOS器件中的单元，在截止时耗尽层的放大状态。若在栅电极7a被施加了截止电压(例如0V)、源电极7b被接地的状态下，漏电极7c被施加600V左右的电压，耗尽层9就在n-SiC层3内朝纵向和横向延伸。此时，高浓度掺杂层就象插在漂移区(这里为n-SiC层3)中的电极一样起作用。因此，若耗尽层9沿图中箭头y所示的纵向(厚度方向)延伸而和高浓度掺杂层8a，8b接触的话，高浓度掺杂层8a，8b就抑制耗尽层9进一步向下方延伸，故和耗尽层9朝纵向延伸相比，耗尽层9朝图中箭头x所示的横向延伸的程度更大。也就是说，横向上的等电位面109a间的间隔比纵向上的等电位面109a间的间隔宽。结果，在耗尽层9内，电场几乎不会集中在栅电极7a下端面边缘附近。而且，因耗尽层9内所形成的等电位线9a大致和高浓度掺杂层8a，8b平行，故耗尽层9内纵向上的电场不会局部集中在某一处，而是均匀地分布在很广的范围内。也就不容易产生绝缘击穿。因此，和图4所示现有DMOS器件相比，本发明的DMOS器件的耐压值(至少在600V左右)很高。
另外，能否获得这一效果和有无多重δ掺杂层10无关。虽然在本实施例中设了多重δ掺杂层10、高浓度掺杂层8a，8b，但仅设其中之一也能提高DMOS器件的耐压值。
特别是，在设了多重δ掺杂层10的情况下，它便起ACCUFET的作用，故可提高饱和电流值。
另一方面，在仅设高浓度掺杂层8a，8b，而不设多重δ掺杂层10的情况下，不可能获得使饱和电流值增大的效果，但却可提高耐压值。在这一情况下，就不限于象第1实施例那样设2层高浓度掺杂层，仅设一层也可以，设两层以上也可以。一般情况下，高浓度掺杂层的层数越多，DMOS器件的耐压值就越大。
对本实施例中的DMOS器件的制造工序进行说明。先准备好主面从(0001)面(C面)倾斜几度的n+型SiC衬底2。SiC衬底2的直径为25mm。在流量5(l/min)的氧鼓泡的水蒸气气氛中、1100℃下，将SiC衬底2热氧化3个小时左右，而在表面上形成厚约40nm的热氧化膜之后，再用缓冲的氟酸(氟酸∶氟化氨水溶液＝1∶7)去除该热氧化膜。之后，将SiC衬底2放到CVD装置的腔室内，并将腔室内的真空度降到10-6Pa左右(≈10-8Torr)。接着，再向腔室内通入流量为2(l/min)的氢气和流量为1(l/min)的氩气作稀释气体，使腔室内的压力成为0.0933Mpa，将衬底温度约控制在1600℃下。一面将氢气和氩气的流量保持在上述的一定值上，一面向腔室内通入流量为2(ml/min)的丙烷气体和流量为3(ml/min)的硅烷气体作原料气体。原料气体被流量为50(ml/min)的氢气稀释。这时，打开用于供给掺杂气体的脉冲阀来将氮气导入，而在SiC衬底2的主面上形成含低浓度(1×1016atoms·cm-3左右)氮、由n型SiC单晶制成、厚度约10μm的n-SiC层3。这时，在n-SiC层3中间两处，形成杂质浓度如在1×1018atoms·cm-3左右的两个高浓度掺杂层8a，8b。
但是，按日本国专利申请2000-58964号中的说明书及附图所述，为有可能将约含10％的氮的氢气作为掺杂气体供来，在高压气瓶内收放好掺杂气体，并在高压气瓶和掺杂气体供给用配管之间设上脉冲阀。
其次，选出n-SiC层3中的一部分并向它注入铝(Al)离子，而形成深度1000nm左右的p-SiC层4。之后，按下述顺序，形成多重δ掺杂层10。
首先，关闭脉冲阀，而不改变形成上述n-SiC层3时所用的原料气体、稀释气体的供给量、温度等条件，这样来在n-SiC层3上形成厚度50nm的非掺杂层10b(已确认好杂质浓度在5×1015atoms·cm-3左右)。接着，不改变腔室内的稀释气体、原料气体的供给量、温度等条件，但打开脉冲阀，来将含P型杂质铝的气体(掺杂气体)脉冲状地供来，这样来在非掺杂层10b上形成厚度约10nm的n型掺杂层10a(高浓度掺杂层)(杂质浓度在1×1018atoms·cm-3左右)。
这样，边供给原料气体及稀释气体，边开、关脉冲阀导入掺杂气体(氮)来形成n型掺杂层10a；在关闭脉冲阀的状态下不供给掺杂气体，仅供给原料气体及稀释气体来形成非掺杂层10b，各重复进行5次。最后，在最上层形成厚度约50hm的非掺杂层10b。这样就形成厚度约350nm的多重δ掺杂层10。
此外，占据多重δ掺杂层10的最上层的未掺层10b的厚度可以比其他非掺杂层10b厚50nm左右。但因在这种情况下DMOS器件的阈值电压变高，故可决定最上部的非掺杂层10b的厚度，来将受栅绝缘膜—有源区间界面的界面能级的不良影响的沟道迁移率和阈值电压调整到人们所希望的条件上。
接着，向多重δ掺杂层10的一部分离子注入高浓度氮，而形成穿过多重δ掺杂层10、到达p-SiC层4上部、深度约400nm的n+SiC层5；向源电极7b下方的一部分注入p型杂质离子而形成p-SiC层4的上部4a。该工序对通过使源电极7b和p-SiC层4直接接触来控制逆掺杂区的电势，及防止DMOS器件在逆电流流过时击穿，是必要的。对后者而言，一般情况下，DMOS器件的负荷经常为感应负荷(含很多电机中的线圈等中的L成分的负荷)，在让DMOS器件的栅电极断开的那一瞬间，逆电压会由于电磁感应而加在源、漏极间。换句话说，因一瞬间漏电极电位比源电极电位低，故由p-SiC层4和n-SiC层3构成的PN二极管就被加上了顺向电压，就有大电流在源、漏极间流动。若这时在源电极7b和p-SiC层4之间拥有和有源区相同的n型表面层，n型表面层和p-SiC层4间的表面PN结就会被加上逆向电压，这样，表面PN结就变成电阻而发热，以致损坏器件。于是，就通过对源电极7b下方的一部分形成p-SiC层4的上部4a，而不让表面PN结产生。
之后，在衬底上形成由氧化硅等制成的栅极绝缘膜6后，再利用真空蒸镀法形成由Ni合金膜制成的源电极7a及漏电极7c。进一步在1000℃的温度下进行3分钟的退火以便源、漏电极7a、7b和底层进行欧姆接触。接着，在栅极绝缘膜6上蒸镀Ni，而形成由Ni膜制成的栅长约5μm的栅电极7a。
研究了由所述工序制成的DMOS器件(ACCUFET)的电流—电压特性(漏极电流和漏极电压之间的关系)对栅极电压的依存性，而得知由所述工序制成的DMOS器件的饱和电流量比现有的DMOS器件的大了。而且，就是在漏极电压在400V以上的情况下，漏极电流也很稳定，且不发生击穿。在截止状态下绝缘击穿电压大于、等于600V，导通电阻也减少到1mΩ·cm2。
只要电子波函数能有效地从掺杂层渗透到非掺杂层，就没有必要将掺杂层的厚度做得超出必要厚度。综合一下试验例和模拟数据等，可知在使用SiC层的情况下，n型掺杂层10a(高浓度掺杂层)的厚度最好在大于、等于一个单层、不到20nm之间；非掺杂层10b(低浓度掺杂层)的厚度最好在10nm以上、100nm以下，这是因为只要厚度在来自和该非掺杂层相接的上、下掺杂层的电子波函数渗透到的范围内即可的缘故。
可使用SiC层以外的化合物半导体层。例如在使用GaAs层、AlGaAs层、GaN层、AlGaN层、SiGe层、SiGeC层等的情况下，可根据这些材料来给高浓度掺杂层(δ掺杂层)定出一合适的厚度。例如，使用GaAs层时，可形成一个单层的δ掺杂层。一般而言，只要能适当地维持好载流子的供给能力，那么，为提高同一厚度下的耐压值，就是高浓度掺杂层(δ掺杂层)越薄越好了。
多重δ掺杂层10中的最上层的一部分为通过热氧化而形成的栅电极氧化膜。因此，若施主氮被大量地吸到栅电极氧化膜中，就会影响MOS结构的阈值电压，栅电极氧化膜本身的耐压也会下降，故多重δ掺杂层10的最上层最好为非掺杂层，其厚度也最好至少在氧化膜厚度以上。例如，为形成厚度为40nm的热氧化膜，至少需要厚度在20nm以上的非掺杂层。
需提一下，若用含浓度1×1018cm-3左右的p型杂质的p+SiC衬底作SiC衬底2，就能利用和本实施例一样的制造方法，制成在第2个实施例中要说明的IGBT(参看图9(b))。此时，用可与p型SiC层构成欧姆特性的金属膜(例如，铝膜、铝膜和镍膜的叠层膜、铝膜和钛膜的叠层膜、由铝镍合金制成的合金膜、由铝钛合金制成的合金膜等)来代替镍作漏电极7c。由该制造方法制得的IGBT的导通电阻更低，为0.7mΩ·cm2。
—平面形状的变形例—需提一下，在本实施例中，如图2所示，布置的是正方形单元，但本发明中的ACCUFET的单元的平面形状并非一定为正方形，它可为各种形状。如后述的第2个实施例的变形例那样，可使ACCUFET(或者IGBT)的单元的平面形状为六角形。因SiC晶体为六方晶，故若形成所拥有的平面形状为六角形(它的6条边和结晶轴(A轴)方向平行)的ACCUFET(或者IGBT)，就能提高载流子的迁移率。
(第2个实施例)在第1个实施例中，为源电极7b能直接和逆掺杂区p-SiC层4接触，而向设在p-SiC层4上的多重δ掺杂层10或者n+SiC层5的一部分注入p型杂质，形成p-SiC层4的上部4a。等p-SiC层4这样扩大到表面以后，形成和p-SiC层4接触的源电极7b。因此，按此制法，必须离子注入高浓度p型杂质，以满足被高浓度掺杂的n型层(n型掺杂层10a、n+SiC层5)的导电型反转的需要。虽然使用了铝、硼等作SiC层的p型杂质，但因这些杂质离子注入后其活化率在百分之几到百分之几十之间，故注入掺杂量要极高。但因注入缺陷很难恢复好的SiC层中含这样的高掺杂量杂质的离子注入区为高电阻区，故当电流流过这一区域时，会产生很大的电阻损失。不仅如此，SiC层的表面会由于离子注入而粗糙起来，结果使特性进一步恶化。因此，在本实施例中，将说明无上述不良、诸特性皆优的DMOS器件的构造及其制造方法。
图6为本实施例中的DMOS器件的剖面图。本实施例中的DMOS器件的平面形状如图2所示。如该图所示，本实施例中的DMOS器件，包括含高浓度n型杂质、主面为从(0001)倾斜了的面的SiC衬底2(6H-SiC衬底)；设在形成在SiC衬底2上的外延层内、含低浓度n型杂质的n-SiC层3(漂移区)；形成在外延层上的栅极绝缘膜6和形成在其上的栅电极7a；形成在外延层上且将栅电极7a包围起来的源电极7b；形成在SiC衬底2下面的漏电极7c；向外延层中从源电极7b下方的区域到栅电极7a端部下方的区域掺杂p型杂质而形成的p-SiC层4；向外延层中从源电极7b端部下方到栅电极7a端部下方的区域掺杂高浓度n型杂质而形成的n+SiC层5。
本实施例中的DMOS器件的特征，为和第1个实施例中的DMOS器件不同，在多重δ掺杂层10及n+SiC层5的一部分上形成开口，并让p-SiC层4的一部分从该开口的底面露出来，而让源电极7b和p-SiC层4的露出部分相接触。
本实施例中的DMOS器件和第1个实施例的一样，即在外延层的表面部分中除形成有n+SiC层5的区域里，形成了多重δ掺杂层10(有源区)，由此本实施例中的DMOS器件起ACCUFET(Accumulation Mode FET)的作用；本实施例中的多重δ掺杂层10的构造也基本上和第1个实施例中的DMOS器件的一样。只不过是，本实施例中的多重δ掺杂层10，是通过交替着叠层4层厚度约40nm的非掺杂层10b(低浓度掺杂层)(杂质浓度约5×1015cm-3)、和4层厚度约10nm的n型掺杂层10a(高浓度掺杂层)(杂质浓度约1×1018cm-3)，并让最上层为厚度约40nm的非掺杂层10b来构成它的。总厚度约为240nm。
在该半导体功率器件中，n+SiC层5起源极区的作用；多重δ掺杂层10起沟道区的作用；SiC衬底2及n-SiC层3起漏极区的作用。
参考图7(a)～图7(d)、图8(a)～图8(d)来说明本实施例中的DMOS器件的制造方法。
首先，在图7(a)所示的工序下，先准备好主面从(0001)面(C面)倾斜几度的n+型SiC衬底2。SiC衬底2的直径为50mm，n型杂质浓度为1×1018cm-3。在流量5(l/min)的氧鼓泡的水蒸气气氛中、1100℃下，将SiC衬底2热氧化3个小时左右，而在表面上形成厚约40nm的热氧化膜之后，再用缓冲的氟酸(氟酸∶氟化氨水溶液＝1∶7)去除该热氧化膜。然后，将SiC衬底2放到CVD装置的腔室内，并将腔室内的真空度降到10-6Pa左右(≈10-8Torr)。接着，再向腔室内通入流量为2(l/min)的氢气和流量为1(l/min)的氩气作稀释气体，使腔室内的压力成为0.0933Mpa，将衬底温度约控制在1600℃。一面将氢气和氩气的流量保持在上述的一定值上，一面向腔室内通入流量为2(ml/min)的丙烷气体和流量为3(ml/min)的硅烷气体作原料气体。用流量为50(ml/min)的氢气稀释原料气体。这时，打开用于供给掺杂气体的脉冲阀来现场(in-situ)掺杂氮气，而在SiC衬底2的主面上形成含低浓度(1×1016atoms·cm-3左右)氮、由n型SiC单晶制成、厚度约12μm的n-SiC层3。
但是，按日本国专利申请2000-58964号中的说明书及附图所述，为能将约含10％的氮的氢气作为掺杂气体供来，在高压气瓶内收放好掺杂气体，并在高压气瓶和掺杂气体供给用配管之间设上脉冲阀。
其次，在图7(b)所示的工序下，在n-SiC层3上形成由SiO2制成的注入光罩(未示)后，边将SiC衬底2保持在500℃以上的温度下，边从注入光罩上方朝n-SiC层3内注入p型杂质铝(Al)离子。然后，借助反应性离子蚀刻(RIE)将表面上未注入的区域除去，再在氩气氛中、1700℃的温度下进行为了活性化的退火处理，而形成逆掺杂区p-SiC层4。这里，是在RIE之后进行为了活性化的退火处理的，不仅如此，还可在进行完为了活性化的退火处理之后再进行RIE。只不过是，若在进行完RIE之后再进行为了活性化的退火处理，那么就较容易恢复由于RIE时的离子碰撞而造成的缺陷，也能将由于RIE而造成的表面沉积物除去。
其次，在图7(c)所示的工序下，按以下顺序，形成多重δ掺杂层10。
首先，不改变形成上述n-SiC层3时所用的原料气体、稀释气体的供给量、温度等条件，但关闭脉冲阀，来f在n-SiC层3上形成厚度40nm的非掺杂层10b(已确认好杂质浓度在5×1015cm-3左右)。接着，不改变腔室内的稀释气体、原料气体的供给量、温度等条件，但打开脉冲阀，将含P型杂质铝的气体(掺杂气体)脉冲状地供来，而非掺杂层10b上形成厚度约10nm的n型掺杂层10a(高浓度掺杂层)(杂质浓度在1×1018cm-3左右)。
这样，边供给原料气体及稀释气体，边打开脉冲阀导入掺杂气体(氮)来形成n型掺杂层10a；在关闭脉冲阀的状态下不供给掺杂气体，仅供给原料气体及稀释气体来形成非掺杂层10b，各重复进行4次。最后，在最上层形成厚度约40nm的非掺杂层10b。这样就形成厚度约240nm的多重δ掺杂层10。
此外，占据多重δ掺杂层10的最上层的未掺层10b的厚度可比其他非掺杂层10b厚50nm左右。只不过是，在这种情况下，DMOS器件的阈值电压变高，故可以决定最上部的非掺杂层10b的厚度，以便将受栅绝缘膜—多重δ掺杂层间的界面的界面能级的不良影响的沟道迁移率和阈值电压调整到所希望的条件上。
其次，在图7(d)所示的工序下，在衬底上形成由SiO2制成的注入光罩(未示)以后，边将SiC衬底2保持在500℃以上的高温下，边从注入光罩的上方往多重δ掺杂层10内高浓度地注入n型杂质氮(N)离子，注入深度要达到300nm。之后，除去注入光罩，在SiC炉中、1600℃的温度下进行为了活性化的退火处理，而形成将成为源极区的n+SiC层5。n+SiC层5穿过多重δ掺杂层10，其下端和p-SiC层4相接触。因源极区n+SiC层5最好和多重δ掺杂层10中的所有半导体层都接触，故n+SiC层5的深度最好比多重δ掺杂层10的厚度大。
其次，在图8(a)所示的工序下，为让p-SiC层4的表面露出来，而将n+SiC层5(源极区)的一部分除去。之后，利用蒸镀法在衬底上沉积铝薄膜，利用光刻法及干刻法把铝薄膜图案化以形成蚀刻光罩(未示)。再利用该蚀刻光罩，借助使用了CF4及O2的混合气体(流量比CF4∶O2＝4∶1)的RIE法，形成穿过n+SiC层5、到达p-SiC层4、深度350nm的开口20。这样，p-SiC层4的一部分表面就从开口20的底面露了出来。这时，开口20的深度至少要比n+SiC层5(源极区)的深度深。
在用CF4及O2的混合气体作蚀刻气体的情况下，蚀刻速率为67nm/min，且蚀刻n+SiC层5、蚀刻p-SiC层4时的蚀刻速率几乎不变，大致为一定值。因此，可通过蚀刻时间来控制开口20的深度。
其次，在图8(b)所示的工序下，在衬底上形成了将成为栅极绝缘膜6的热氧化膜。在流量2.5(l/min)的氧鼓泡的水蒸气气氛中、1100℃下，将SiC衬底2上各层的表面区域热氧化3个小时左右，而在衬底的表面上形成厚约40nm的热氧化膜。
其次，在图8(c)所示的工序下，在将成为栅极绝缘膜6的热氧化膜上形成对应于开口20及其周围的部分已开了口的抗蚀膜(未示)后，再利用缓冲的氟酸将热氧化膜中位于抗蚀膜上的开口20的那一区域除去。而让p-SiC层4和n+SiC层5(源极区)各有一部分从开口20和其周围露出来。之后，再利用剥离法(lift-off)，再已露出的p-SiC层4和n+SiC层5的各自一部分表面上形成源电极7b。用剥离法形成源电极7b时，按以下顺序进行。首先，利用电子束蒸镀法，在衬底上沉积厚约200nm的镍膜，再将整个衬底浸到有机溶剂中。这样，仅镍膜中和p-SiC层4和n+SiC层5的各自一部分接触的部分留下来了，其它部分就从衬底上剥离掉了。
借助真空蒸镀法，在SiC衬底2的背面上沉积厚约200nm的Ni合金膜，以形成由Ni合金膜制成的漏电极7c。再在1000℃的温度下进行3分钟的退火处理，以便源、漏电极7b、7c和底层进行欧姆接触。
其次，在图8(d)所示的工序下，借助电子束蒸镀法，在衬底上形成厚度约200nm的铝膜(未示)之后，再利用光刻法及干刻法把铝膜图案化以形成栅长约10μm的栅电极7a。
图11示出了本实施例中的DMOS器件(ACCUFET)的电流(I)-电压(V)特性。如该图所示，它的饱和电流值比现有DMOS器件的大了。
本实施例中的DMOS器件所发挥的作用、效果，基本上和第1个实施例中的DMOS器件的相同。
而且，因在本实施例的DMOS器件中，源电极7b形成在n+SiC层5中的开口20上，故它和p-SiC层4接触，却不会出现表面因高掺杂量的离子注入而变得粗糙的区域、或者因高掺杂量的离子注入而出现很多缺陷的区域。优点如下当逆电流在多重δ掺杂层10中流时，源电极7b下的电阻变小，和第1个实施例相比，由于逆电流而造成的电阻损失也就小了。不仅如此，电阻损失小了以后，逆电流流过时ff的温度上升也就小了，因而可更有效地抑制由于逆电流而损坏DMOS器件。
需提一下，若用含浓度1×1018cm-3左右的p型杂质的p+SiC衬底作SiC衬底2，就能利用和本实施例一样的制造方法制成IGBT。此时，用可与p型SiC层构成欧姆特性的金属膜(例如，铝膜、铝膜和镍膜的叠层膜、铝膜和钛膜的叠层膜、由铝镍合金制成的合金膜、由铝钛合金制成的合金膜等)来代替镍膜作漏电极7c。由该制造方法制得的IGBT的导通电阻更低，为0.7mΩ·cm2。
图9(a)、图9(b)分别为表示DMOS器件中、IGBT中的电流流动情况的剖面图。如图9(a)所示，对n型DMOS器件来说，因SiC衬底2及漂移区(n-SiC层3)皆为n型层，故在DMOS器件导通时，仅有电子电流在流。而如图9(b)所示，对IGBT来说，因SiC衬底2为p型层，漂移区(n-SiC层3)为n型层，故在IGBT导通时，不仅有电子电流在流，还有空穴从p型SiC衬底2供来，电子电流和空穴电流都在流，故导通电阻更低。只不过是，若为IGBT，则截止时，被注入到n型外延层中的空穴返回到p型衬底中，也就有逆电流在流。故和DMOS器件相比，切换速度就慢了。还有，对IGBT来说，因在SiC衬底2和n-SiC层3之间形成了PN结，故有几伏的电压损失。因此，可以说本实施例中的IGBT拥有一适合作耐压的设计值在几千伏左右的高耐压型器件的结构。
—平面形状的变形例—需提一下，本实施例和第1个实施例一样，布置的是图2所示的正方形单元，但本发明中的ACCUFET的单元的平面形状并非一定为正方形，它可为各种形状。
图10示出了本实施例的变形例，即使ACCUFET(或者IGBT)的单元的平面形状为六角形时的平面图。等间隔地布置各个单元，栅电极7a呈蜂窝状。
对ACCUFET(或者IGBT)来说，若从相邻单元延伸的耗尽层相互连起来了，就不容易出现绝缘击穿。在如图2所示等间隔地布置正方形单元的情况下，斜向上相邻的顶点和顶点间的距离比相邻单元的边与边之间的距离大。换句话说，即使耗尽层在相邻单元边和边之间连起来了，还会有在相邻的顶点和顶点间连不起来的耗尽层，也就容易发生绝缘击穿。
与此相对，当单元的形状为图10所示的六角形时，耗尽层在相邻边之间连起来了的话，耗尽层在顶点和顶点间也会连起来。因此，当单元为六角形时，不容易发生绝缘击穿。
还有，本发明中的ACCUFET(或者IGBT)的单元的平面形状并非一定为正方形、六角形，它还可为其它很多种形状。
在上述第2个实施例中，是在用以形成源极区n+SiC层5的离子注入工序、形成开口20的工序、形成源电极7b的工序之后，才形成栅电极7a的。不仅如此，也可先形成栅电极7a。在先形成栅电极7a的情况下，首先，在将成为栅极绝缘膜6的热氧化膜上，形成将要形成n+SiC层5的那一区域开了口的铝膜(该例中和栅电极一致)，再以该铝膜为屏蔽离子注入n型杂质。之后，再形成穿过n+SiC层5、到达p-SiC层4的开口；形成源电极7b。因按这样的顺序就能形成和栅电极7a进行自我匹配的源极区(n+SiC层5)，故所制得的半导体器件就起微细的ACCUFET或者IGBT的作用。只不过是，在这种情况下，最好使用其特性在形成源电极时而进行的高温处理工序下不会恶化的材料，来制成栅电极7a。
根据本发明中的半导体器件，即在起纵型结构的ACCUFET或者IGBT之作用的半导体器件中，是由第1半导体层、和它所含的载流子用杂质浓度比第1半导体层高、它的膜厚此第1半导体层薄、载流子可能因量子效应而渗透到第1半导体层中的第2半导体层相叠层来构成起栅电极下方的沟道区作用的部分。这样，载流子就从含高浓度杂质层的第1半导体层供来，载流子在杂质少、结晶性质量高的第2半导体层中自由移动。结果，不仅沟道迁移率高，耐压也高。
可利用的产业领域本发明的半导体器件，可被用到装在电子机器上的ACCUFET、纵型MOSFET、DMOS器件、IGBT等器件上，特别是处理高频信号的器件、功率器件上。
权利要求
1.一种半导体器件，它包括半导体衬底；形成在所述半导体衬底的主面上的化合物半导体层；形成在所述化合物半导体层上的栅极绝缘膜；形成在所述栅极绝缘膜上的栅电极；形成在所述化合物半导体层上所述栅电极两侧的源电极；形成在所述半导体衬底的所述主面的对面的漏电极；形成在所述化合物半导体层内自所述源电极的一部分的下方到所述栅电极的端部下方、含第1导电型杂质的源极区；形成在所述化合物半导体层内所述栅电极的下方、含第1导电型杂质、起载流子移动区之作用的有源区；形成在所述化合物半导体层内所述栅电极之下方、含第1导电型杂质的迁移区；形成在所述化合物半导体层内所述漂移区与所述源极区之间、含第2导电型杂质的逆掺杂区，其特征在于所述有源区由至少一个第1半导体层和至少一个第2半导体层交互叠层构成，第2半导体层所含的载流子用杂质浓度比所述第1半导体层高、它的膜厚比所述第1半导体层薄、载流子能在量子效应的作用下向第1半导体层渗透。
2.根据权利要求1所述的半导体器件，其特征在于所述半导体衬底为第1导电型。
3.根据权利要求1所述的半导体器件，其特征在于所述半导体衬底为第2导电型。
4.根据权利要求第1项到第3项中之任一项所述的半导体器件，其特征在于所述有源区由几个所述第1半导体层和第2半导体层叠层构成。
5.根据权利要求第1项到第4项中之任一项所述的半导体器件，其特征在于所述第2半导体层是SiC层；所述第2半导体层的厚度大于、等于1个单层且小于20nm。
6.根据权利要求第1项到第5项中之任一项所述的半导体器件，其特征在于所述第1半导体层是SiC层；所述第1半导体层的厚度大于、等于10nm且小于、等于100nm。
7.根据权利要求第1项到第6项中之任一项所述的半导体器件，其特征在于还至少包括一个穿过所述漂移区、所含第1导电型杂质的浓度比所述漂移区高的高浓度掺杂层。
8.根据权利要求1到7中之任一项权利要求所述的半导体器件，其特征在于还包括穿过所述源极区到达所述逆掺杂区的开口；所述源电极，形成在所述开口的壁面上、直接和所述源极区及所述逆掺杂区的各自的一部分接触。
9.一种半导体器件的制造方法，其特征在于包括在半导体衬底的主面上形成第1导电型化合物半导体层的工序(a)；向所述化合物半导体层的一部分导入第2导电型杂质而形成逆掺杂区的工序(b)；在所述化合物半导体层及所述逆掺杂区上，形成至少包括一层第1半导体层和一层它所含的载流子用杂质浓度比所述第1半导体层高、它的膜厚比所述第1半导体层薄、载流子在量子效应的作用下向第1半导体层渗透的第2半导体层的有源区的工序(c)；至少向所述有源区中位于逆掺杂区上方的区域导入第1导电型杂质来形成源极区的工序(d)；除去所述有源区中位于所述逆掺杂区上的部分，而形成到达逆掺杂区的开口的工序(e)；在所述有源区上形成栅极绝缘膜的工序(f)；形成与从所述开口露出的源极区及所述逆掺杂区这两个区接触的源电极的工序(g)；在所述栅极绝缘膜上形成栅电极的工序(h)。
10.根据权利要求第9项所述的半导体器件的制造方法，其特征在于在所述工序(a)下，利用伴随着第1导电型杂质的现场掺杂的外延生长法来形成所述化合物半导体层。
11.根据权利要求第9项或者第10项所述的半导体器件的制造方法，其特征在于在所述工序(a)及(c)中，形成SiC层作所述化合物半导体层及所述有源区。
全文摘要
一种DMOS器件(或者IGBT)，它包括SiC衬底2、形成在外延层内的n－SiC层3(漂移区)、栅极绝缘膜6和栅电极7a、将栅电极7a包围起来的源电极7b、形成在SiC衬底2下面的漏电极7c、p－SiC层4、以及从源电极7b端部下方到栅电极7a端部下方的n
文档编号H01L29/08GK1395746SQ01803862
公开日2003年2月5日 申请日期2001年9月7日 优先权日2000年11月21日
发明者北畠真, 横川俊哉, 楠本修, 内田正雄, 高桥邦方, 山下贤哉 申请人:松下电器产业株式会社