具有小袋的半导体器件及其制造技术

专利名称：具有小袋的半导体器件及其制造技术
方法
技术领域：
本发明涉及到半导体器件及其制造方法，更确切地说是涉及到具有用来抑制短沟道效应的小袋区域的半导体器件及其制造方法。
背景技术：
随着更精细的半导体器件的出现，引起了与晶体管阈值相关的短沟道效应的问题。作为这一问题的一种对策，已经提出了一种小袋结构。在n沟道MOS晶体管中，p型小袋区域被制作在栅的相对边缘的下方。硼(B)被广泛地用作形成小袋区域的杂质。最近，铟(In)也被用作形成p型小袋区域的杂质。
用铟作为形成小袋区域的杂质的n沟道MOS晶体管具有下列优点短沟道效应的抑制能力强；且驱动能力得到了改进。
这些优点可以归咎于铟的原子量(115)大于硼的原子量(11)，这使铟原子难以分凝和扩散。
下面参照图4A-4D，来描述具有小袋区域的半导体器件的常规制造方法。
如图4A所示，在硅衬底1的主表面中形成隔离区2。在图4A所示的结构中，隔离沟槽被制作在硅衬底1中，并用氧化硅之类的绝缘材料加以填充。用化学机械抛光(CMP)等方法清除淀积在硅衬底1表面上的不需要的绝缘材料，以形成浅沟槽隔离(STI)结构。
可以采用硅的局部氧化(LOCOS)代替STI，来形成隔离区。隔离区2确定了大量有源区。在下列描述中，以举例的方式采用了用来制作n沟道MOS晶体管的有源区。
在300keV的加速能量和大约3.0×1013cm-2的剂量下，硼离子被注入到硅衬底1的有源区中，从而形成p型阱3。接着，在30keV的加速能量和大约5.0×1012cm-2的剂量下，注入硼离子，以形成阈值被调节了的沟道区。
栅绝缘膜4被制作在有源区的表面上，并在栅绝缘膜4上制作由多晶硅、多硅化物之类组成的栅电极层。利用抗蚀剂掩模，对栅电极层和栅绝缘膜进行图形化，以形成具有栅绝缘膜4的绝缘栅电极5。
如图4B所示，利用绝缘栅电极作为掩模，在5keV的加速能量和大约3.0×1015cm-2的剂量下，注入砷(As)离子，以形成浅延伸区6。
如图4C所示，小袋区域7被形成在延伸区6下方。例如，在100keV的加速能量和大约6.3×1013cm-2的剂量下，沿从衬底法线倾斜30度的4个方向注入铟离子，以形成铟掺杂的区域7。
如图4D所示，淀积氧化硅之类的绝缘层以覆盖绝缘栅电极5。此绝缘层被各向异性腐蚀，以便仅仅在绝缘栅电极5的侧壁上留下侧壁隔层8。
利用绝缘栅电极和侧壁隔层作为掩模，注入n型杂质，以形成深的源/漏区9。例如，在15keV的加速能量和大约5.0×1015cm-2的剂量下，注入磷(P)离子。深的源/漏区9被制作来形成与金属电极的良好接触。若硅化物层被制作来降低源/漏区的电阻，则在源/漏区9的表面上形成金属和硅的化合物。
用灯加热的方法，对离子注入工艺之后的半导体衬底进行加热，以激活杂质。例如，在1025℃下灯加热大约3秒钟。
具有含铟的小袋区域的n沟道MOS晶体管，具有抑制短沟道效应和改善驱动能力的优点。然而，结漏电电流增大。由于反向窄沟道效应，窄沟道晶体管的漏电流也增大。

发明内容
本发明的目的是提供一种半导体器件，其n沟道MOS晶体管具有含铟的小袋区域，此半导体器件能够抑制由于使用铟而引起的漏电流的增大。
本发明的另一目的是提供一种制造具有铟离子注入形成的小袋区域的半导体器件的方法，此方法能够抑制由于使用铟而引起的漏电流的增大。
根据本发明的一种情况，提供了一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二小袋区域被比第一浓度更低的第二浓度的铟掺杂。
根据本发明的另一种情况，提供了一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧上的第一侧壁隔层、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂，且所述第一n沟道MOS晶体管包括第一侧壁隔层下方的非晶相区域；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧上的第二侧壁隔层、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二小袋区域被比第一浓度更低的第二浓度的铟掺杂，且所述第二n沟道MOS晶体管包括第二侧壁隔层下方的非晶相区域，此非晶相区域小于第一侧壁隔层下方的非晶相区域。
根据本发明的再一种情况，提供了一种制造半导体器件的方法，它包含下列步骤(a)在具有主表面的硅衬底中制作隔离区，以确定第一和第二有源区；(b)在第一和第二有源区中制作栅绝缘膜；(c)在栅绝缘膜上制作导电的栅电极层；(d)对栅电极层和栅绝缘膜进行图形化，以形成第一有源区上的第一绝缘栅和第二有源区上的第二绝缘栅；(e)将n型杂质离子注入到到第一和第二有源区的第一深度中，以形成各个第一和第二绝缘栅二侧上的第一和第二延伸区；(f)掩蔽第二有源区，并以第一剂量注入铟离子到第一有源区的第二深度中，此第二深度深于第一深度；以及(g)掩蔽第一有源区，并以小于第一剂量的第二剂量注入铟离子到第二有源区的第三深度中，此第三深度深于第一深度。
借助于限制形成小袋区域的铟的剂量，能够抑制漏电流的增大和非晶相的产生。
进行硼掺杂补偿了抑制短沟道效应的不充分。
如上所述，在保持注入铟离子形成小袋区域的优点的情况下，能够抑制由于使用铟而引起的漏电流的增大。


图1A-1E是剖面图，说明了根据本发明实施方案的具有n沟道MOS晶体管的半导体器件的制造工艺。
图2A-2D是剖面图，说明了p沟道MOS晶体管的制造工艺。
图3A-3D是说明高击穿电压晶体管的制造工艺的剖面图以及半导体芯片的平面图。
图4A-4D是半导体芯片的剖面图，说明了半导体器件的常规制造方法。
图5曲线示出了具有含铟的小袋区域的晶体管的热波测量结果。
图6曲线示出了具有含铟的小袋区域以及含铟和硼的混合物的小袋区域的晶体管的漏电流特性。
图7A-7C是晶体管的示意平面图以及表示标准晶体管与低漏电晶体管的阈值对栅宽度和长度的依赖关系的曲线。
具体实施例方式
在描述本发明的实施方案之前，先描述具有含铟的小袋区域的n沟道MOS晶体管。已经提出含铟的小袋区域引起的n沟道MOS晶体管结漏电流的增大与残留的非晶相有关。
离子注入过程中形成的非晶相区域，被离子注入之后的热退火工艺恢复为结晶相。随着最近晶体管被制作得更精细，热退火工艺的热聚集变得更小。因此，非晶相区域无法充分地恢复结晶相。已经指出，在用铟注入的晶体管的侧壁隔层下方存在着非晶相的残留区域，因而具有增大的结漏电流。
铟的激活因子低于硼的激活因子。存在着用来调节晶体管阈值的铟的剂量的影响变得比硼小的倾向。为了得到相同的晶体管阈值，要求掺入的铟的量多于硼。剂量的增大将有助于形成非晶相。
为了改善集成度，诸如静态随机存取存储器(SRAM)之类的存储器单元，由栅宽度比逻辑电路晶体管更窄的晶体管构成。
通常，随着晶体管的栅宽度变得更窄，阈值电压就增大，这被称为窄沟道效应。在利用浅沟槽隔离的半导体器件中，随着栅宽度变窄，阈值变小。阈值电压随栅宽度减小而降低的现象，被称为反窄沟道效应。在利用铟来形成p型小袋区域的器件中，反窄沟道效应变得比使用硼的器件更为明显。降低了的阈值电压多半涉及到漏电流的增大。
图5曲线示出了本发明人测得的热波实验结果。图4D所示那样的n沟道MOS晶体管样品被制作成具有小袋区域7，此小袋区域7是借助于在各种剂量下注入铟离子并改变离子注入之后的热退火工艺的条件而形成的。
具有预定频率的热波被施加到这些样品，并测量反射的热波，以获得热波单位(反射率)。若半导体衬底中存在着非晶区，则此非晶区给出热波增大反射的函数。因此，热波的高反射率表示非晶区增大。
在图5中，横坐标表示铟的剂量，而纵坐标表示热波单位(反射率)。铟的剂量被改变为1.5×1013cm-2、2.0×1013cm-2、2.5×1013cm-2、3.0×1013cm-2、和4.0×1013cm-2，并采用了4种退火条件，包括1025℃下3秒钟、1025℃下20秒钟、1100℃下3秒钟、以及900℃下20秒钟。
曲线c1示出了接受1025℃下3秒钟退火处理的样品的测量结果。曲线c2示出了接受1025℃下20秒钟退火处理的样品的测量结果。如从曲线c1可见，当铟剂量超过2.5×1013cm-2时，热波单位逐渐上升。当铟剂量超过大约3.5×1013cm-2时，比之低剂量区基本上平坦的波单位，热波单位上升大约20％以上。
如从曲线c2可见，当1025℃下热退火工艺的时间从3秒钟延长到20秒钟时，热波单位通常取平坦数值而与铟剂量无关。这可以归咎于铟注入形成的非晶相几乎完全恢复了结晶相这样的状态。然而，此热退火条件对更精细的器件的影响甚于对结形状之类的其它方面的影响。
曲线d1所示的特性是对在降低了的温度900℃下热退火20秒钟的工艺获得的。如从曲线d1可见，当铟剂量超过2.0×1013cm-2时，热波单位中出现明显的增大。比之低剂量区基本上平坦的热波单位，铟剂量为2.5×1013cm-2处的热波单位上升大约30％。
曲线d2所示的特性是对在提高了的温度1100℃下热退火3秒钟的工艺获得的。如从曲线d2可见，即使铟剂量被提高，也看不出热波单位的增大，通常得到平坦的特性。但这一在1100℃下热退火3秒钟的热退火条件，对更精细的器件的影响甚于对结形状之类的其它方面的影响。
从图5所示的测量结果可以判断，从抑制非晶相的观点看，对于1025℃下3秒钟的热处理，铟剂量最好设定为大约3.5×1013cm-2或更低。对于900℃下20秒钟的热处理，铟剂量最好设定为大约2.5×1013cm-2或更低。
接着描述本发明的实施方案。图1A-1E是半导体芯片的剖面图，说明了分别制作在单个半导体芯片上的允许增大漏电流的标准晶体管和具有含铟的小袋区域的低漏电流晶体管的制造方法的主要过程。首先将主要对n沟道晶体管的制造进行描述。
如图1A所示，用STI在硅衬底1的主表面中形成隔离区2。隔离区2在硅衬底1的主表面上确定大量有源区AR。
用诸如抗蚀剂的掩模覆盖p沟道区，在300keV的加速能量和3.0×1013cm-2的剂量下，注入B+离子，以形成p型阱3。进一步在30keV的加速能量和5.0×1012cm-2的剂量下，将B+离子注入到衬底的表面层中，以形成具有被调节了的阈值的沟道。
用诸如抗蚀剂的掩模覆盖n沟道区，执行p沟道区的另一离子注入。
在有源区上制作薄的栅绝缘膜4，并在栅绝缘膜4上制作多晶硅、多硅化物等的导电栅电极层。例如，栅绝缘膜4由厚度约为5-10nm的氧化硅膜构成，并用热氧化之类的方法制作。在栅电极层上制作抗蚀剂掩模PR，并对栅电极层和栅绝缘膜进行图形化，以形成绝缘栅电极5和栅绝缘膜4。然后清除抗蚀剂掩模PR。
如图1B所示，利用绝缘栅电极5和STI区域2作为掩模，在5keV的加速能量和大约3.0×1015cm-2的剂量下，将As+离子注入到n沟道区中的有源区中，以形成浅的源/漏延伸区6。
在这一离子注入过程中，用抗蚀剂掩模覆盖p沟道区。借助于用诸如抗蚀剂之类的掩模覆盖n沟道区，执行形成p沟道区的p型延伸区的另一离子注入。
上述各个工艺被共同用于标准晶体管和低漏电流晶体管二者。
在图1C中，标准晶体管被示于左侧，而低漏电流晶体管被示于右侧。如图1C所示，用抗蚀剂掩模PR1覆盖低漏电流晶体管的有源区，并在100keV的加速能量和大约6.3×1013cm-2的总剂量下，将In+离子注入到n沟道标准晶体管的有源区中，以便在浅延伸区下方形成小袋区域7。然后清除抗蚀剂掩模PR1。
此离子注入沿从衬底法线倾斜大约30度的4个方向被执行。借助于倾斜离子注入方向，能够形成延伸或渗透到绝缘栅相反末端区域下方的p沟道小袋区域。
如图1D所示，用抗蚀剂掩模PR2覆盖标准晶体管区，并将离子注入到n沟道低漏电流晶体管的有源区中，以形成小袋区域。首先，在100keV的加速能量和大约3.4×1013cm-2的总剂量(4个注入的)下，注入In+离子。然后，在10keV的加速能量和大约2.0×1013cm-2的总剂量下，注入B+离子。这一离子注入也沿从衬底法线倾斜大约30度的4个方向被执行。
以上述的方式，对于低漏电流n沟道MOS晶体管，铟离子的剂量被限制，以便抑制非晶相的产生。借助于进一步注入B离子来补偿短沟道效应抑制的不充分。然后清除抗蚀剂掩模PR2。图1C和1D所述的工艺被用于n沟道MOS晶体管。对于p沟道MOS晶体管的小袋区域，执行其它的离子注入工艺。
如图1E所示，淀积诸如氧化硅层之类的绝缘层来覆盖绝缘栅电极5，并执行各向异性腐蚀，以便仅仅留下绝缘栅电极侧壁上的侧壁隔层8。
利用绝缘栅电极5和侧壁隔层8作为掩模，在15keV的加速能量和大约5.0×1015cm-2的剂量下，注入n型杂质例如P+离子，以形成深的源/漏区9。由于深的源/漏区9被形成在侧壁隔层外面，故延伸区6和小袋区域7被留在侧壁隔层下方。
图2A-2C是剖面图，说明了p沟道区中的p沟道MOS晶体管的制造工艺。对本技术领域熟练人员来说，某些工艺显然能够对n沟道和p沟道晶体管一样地执行。
如图2A所示，用前述STI方法在硅衬底1的主表面中形成隔离区2。在600keV的加速能量和大约3.0×1013cm-2的剂量下，将n型杂质例如P+离子注入到p沟道有源区中，以形成n型阱13。而且，在80keV的加速能量和大约2.0×1012cm-2的剂量下，注入P+离子，以形成具有调节过的阈值的沟道。
氧化硅之类的栅绝缘膜4被制作在有源区上，并在栅绝缘膜4上制作多晶硅、硅化物之类的栅电极层。对栅电极层和栅绝缘膜4进行图形化，以形成具有栅绝缘膜4的绝缘栅电极15。用杂质对多晶硅栅电极15进行掺杂，以便得到p型导电。
如图2B所示，利用栅电极15和隔离区2作为掩模，例如在1keV的加速能量和大约3.0×1014cm-2的剂量下，注入B+离子，以形成浅的源/漏延伸区16。
如图2C所示，在80keV的加速能量和大约3.0×1013cm-2的剂量下，注入As+离子，以形成源/漏延伸区下方的n型小袋区域17。这一离子注入沿从衬底法线倾斜30度的4个方向进行。
如图2D所示，用前述工艺在绝缘栅电极15的侧壁上制作侧壁隔层8。
然后，在5keV的加速能量和大约5.0×1015cm-2的剂量下，注入B+离子，以形成深的源/漏区19。
含As的小袋区域没有含铟的小袋区域情况下那样的产生漏电流等的问题。因而不需要分隔地制作标准晶体管和低漏电流晶体管。
图3A-3C说明了输入/输出电路等的高击穿电压晶体管的制造工艺。
如图3A所示，利用相似于上述各个实施方案的工艺，制作隔离区2。下面以举例的方法来描述n沟道MOS晶体管的制造工艺。
在300keV的加速能量和大约3.0×1013cm-2的剂量下，注入B+离子，以形成p型阱23。并在30keV的加速能量和大约7.0×1012cm-2的剂量下，注入B+离子，以形成沟道区。
比之标准晶体管和低漏电流晶体管，厚的栅绝缘膜14被制作在有源区上，并在栅绝缘膜14上制作栅电极层。栅绝缘膜的厚度被控制成能够得到所需的击穿电压。例如，在二个阶段执行有源区表面的氧化工艺。在二个阶段之间的中间阶段，清除待要制作厚的栅绝缘膜的区域之外的区域中形成的氧化膜。以这种方式，形成了厚的栅绝缘膜和薄的栅绝缘膜。
利用抗蚀剂掩模，对栅电极层和栅绝缘膜进行图形化，以形成栅电极25和栅绝缘膜14。
如图3B所示，在10keV的加速能量和大约3.0×1014cm-2的剂量下，注入As+离子，以形成源/漏延伸区6。
如图3C所示，在用相似于前述各个实施方案的工艺在栅电极25的侧壁上制作侧壁隔层8之后，在例如15keV的加速能量和大约5×1015cm-2的剂量下，注入P+离子，以形成深的源/漏区29。
高击穿晶体管不制作得太精细，且不制作小袋区域。要指出的是，某些工艺同样对不同类型的晶体管执行。
图3D平面图示出了用上述工艺制作的半导体芯片的布局的概貌。半导体芯片30具有输入/输出电路31、存储器电路32、以及逻辑电路33。输入/输出电路31具有图3C所示那样的高击穿电压晶体管。存储器电路32由例如低漏电流n沟道晶体管组成的静态随机存取存储器(SRAM)构成。逻辑电路33由存储器单元的栅宽度大于低漏电流晶体管的n沟道标准晶体管以及具有小袋区域的p沟道晶体管组成的CMOS电路构成。
图6曲线示出了用上述各个实施方案方法制作的标准晶体管和低漏电流晶体管的漏电流特性。在图6中，横坐标表示漏电流，单位为安培A，而总坐标表示累积几率。曲线r示出了低漏电流晶体管的特性，其小袋区域包含在3.4×1013cm-2下注入的铟离子以及在2.0×1013cm-2下注入的硼离子。曲线s示出了标准晶体管的特性，其小袋区域包含在6.28×1013cm-2下注入的铟离子。
从图6可见，各个漏电流之间存在着一个数量级或更大的很大差异。显然，借助于限制铟离子的剂量，大幅度降低了漏电流。这可以归咎于随着铟剂量被降低，非晶化程度被抑制，致使非晶相区域能够被退火工艺充分地恢复结晶相。漏电流的增大可以归咎于随着铟剂量增大到某一数值或更高，不能够恢复结晶相的非晶相增加。
图7A-7C是晶体管的示意平面图以及表示阈值电压对栅宽度和长度的依赖关系的曲线。
如图7A所示，制作在有源区AR上方的栅电极G具有作为栅电极宽度的栅长度L(沿电流方向的长度)以及作为沿垂直于电流方向的方向的有源区的宽度的栅宽度W。
图7B曲线示出了晶体管阈值电压对栅长度的依赖关系。在图7B中，横坐标表示栅长度L，单位是μm，而纵坐标表示晶体管阈值电压Vth，单位是伏特V。此曲线示出了其小袋区域仅仅含有铟的标准晶体管的特性以及其小袋区域含有二种杂质亦即铟和硼的低漏电流晶体管的特性。这二种类型晶体管的阈值电压通常相等。这意味着低漏电流晶体管保持了相似于标准晶体管特性的抑制短沟道效应的特性。
图7C曲线示出了晶体管阈值电压对栅宽度的依赖关系。在图7C中，横坐标表示栅宽度W，单位是μm，而纵坐标表示晶体管阈值电压Vth，单位是伏特V。标准晶体管的阈值电压Vs随栅宽度W变窄而降低，最终接近0。相反，即使栅宽度W变窄(窄沟道)，其小袋区域含有铟和硼二者的低漏电流晶体管的阈值电压Us仍然具有一定的数值。能够获得抑制反窄沟道效应的低漏电流晶体管。
为了改进集成度，诸如SRAM之类的存储器电路由具有窄的栅宽度，例如0.05-0.5μm的低漏电流晶体管构成。逻辑电路由具有比较宽的栅宽度，例如1-10μm的标准晶体管构成。
若硼被用作p型杂质，则也可以用诸如BF2和十硼烷之类的硼的化合物代替原子硼作为离子源。在上面的描述中，虽然逻辑电路由标准晶体管构成，但也可以由标准晶体管与低漏电流晶体管的组合构成，或仅仅由低漏电流晶体管构成。V形槽栅可以被用作栅。
结合优选实施方案已经描述了本发明。本发明不局限于上述各个实施方案。对于本技术领域的熟练人员来说，显然能够作出各种各样的修正、改进、组合等等。
权利要求
1.一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二小袋区域被比第一浓度更低的第二浓度的铟掺杂。
2.根据权利要求1的半导体器件，其中第二小袋区域还被硼掺杂。
3.根据权利要求1的半导体器件，其中第二n沟道MOS晶体管的栅宽度窄于第一n沟道MOS晶体管。
4.根据权利要求3的半导体器件，其中第二小袋区域还被硼掺杂。
5.根据权利要求1的半导体器件，还包含由隔离区确定的第三有源区；以及p沟道MOS晶体管，它包含制作在所述第三有源区中的具有栅绝缘膜的第三绝缘栅、制作在第三绝缘栅二侧上的所述第三有源区中的p型延伸区、和制作在第三绝缘栅二侧上的所述第三有源区中比p型延伸区更深处的n型小袋区域。
6.根据权利要求5的半导体器件，其中所述第一n沟道MOS晶体管和所述p沟道MOS晶体管构成逻辑电路，而所述第二n沟道MOS晶体管构成存储器电路。
7.根据权利要求1的半导体器件，还包含由隔离区确定的第三有源区；以及第三n沟道MOS晶体管，它包含制作在所述第三有源区中的第三绝缘栅、第三绝缘栅的栅绝缘膜厚于第一和第二绝缘栅的栅绝缘膜、和在第三绝缘栅二侧上的所述第三有源区中制作的不具有小袋区域的第三延伸区。
8.根据权利要求5的半导体器件，还包含由隔离区确定的第四有源区；以及第三n沟道MOS晶体管，它包含制作在所述第四有源区中的第四绝缘栅、第四绝缘栅的栅绝缘膜厚于第一和第二绝缘栅的栅绝缘膜、和在第四绝缘栅二侧上的所述第四有源区中制作的不具有小袋区域的第三延伸区。
9.根据权利要求8的半导体器件，其中所述第一n沟道MOS晶体管和所述p沟道MOS晶体管构成逻辑电路，所述第二n沟道MOS晶体管构成存储器电路，而所述第三n沟道MOS晶体管构成输入/输出电路。
10.一种半导体器件，它包含具有主表面的硅衬底；被制作在所述硅衬底主表面中且由隔离区确定的第一和第二有源区；第一n沟道MOS晶体管，它包含制作在所述第一有源区中的具有栅绝缘膜的第一绝缘栅、制作在第一绝缘栅二侧壁上的第一侧壁隔层、制作在第一绝缘栅二侧上的所述第一有源区中的第一延伸区、和制作在第一绝缘栅二侧上的所述第一有源区中比第一延伸区更深处的第一小袋区域，此第一小袋区域被第一浓度的铟掺杂，且所述第一n沟道MOS晶体管包括第一侧壁隔层下方的非晶相区域；以及第二n沟道MOS晶体管，它包含制作在所述第二有源区中的具有栅绝缘膜的第二绝缘栅、制作在第二绝缘栅二侧壁上的第二侧壁隔层、制作在第二绝缘栅二侧上的所述第二有源区中的第二延伸区、和制作在第二绝缘栅二侧上的所述第二有源区中比第二延伸区更深处的第二小袋区域，此第二小袋区域被比第一浓度更低的第二浓度的铟掺杂，且所述第二n沟道MOS晶体管包括第二侧壁隔层下方的非晶相区域，此非晶相区域比第一侧壁隔层下方的非晶相区域小。
11.根据权利要求10的半导体器件，其中第二小袋区域被硼进一步掺杂。
12.一种制造半导体器件的方法，它包含下列步骤(a)在具有主表面的硅衬底中制作隔离区，以确定第一和第二有源区；(b)在第一和第二有源区中制作栅绝缘膜；(c)在栅绝缘膜上制作导电的栅电极层；(d)对栅电极层和栅绝缘膜进行图形化，以形成第一有源区上的第一绝缘栅和第二有源区上的第二绝缘栅；(e)将n型杂质离子注入到第一和第二有源区的第一深度中，以形成各个第一和第二绝缘栅二侧上的第一和第二延伸区；(f)掩蔽第二有源区，并以第一剂量注入铟离子到第一有源区的第二深度中，此第二深度深于第一深度；以及(g)掩蔽第一有源区，并以小于第一剂量的第二剂量注入铟离子到第二有源区的第三深度中，此第三深度深于第一深度。
13.根据权利要求12的制造半导体器件的方法，还包含以下步骤(h)掩蔽第一有源区，并注入硼离子到第二有源区的第四深度中，此第四深度深于第一深度。
14.根据权利要求12的制造半导体器件的方法，还包含下列步骤(i)在各个第一和第二绝缘栅的侧壁上制作侧壁隔层；(j)将n型杂质离子注入到侧壁隔层外面的第一和第二有源区中；以及(k)将光辐照到第一和第二有源区，以激活杂质离子。
15.根据权利要求13的制造半导体器件的方法，还包含下列步骤(i)在各个第一和第二绝缘栅的侧壁上制作侧壁隔层；(j)将n型杂质离子注入到侧壁隔层外面的第一和第二有源区中；以及(k)将光辐照到第一和第二有源区，以激活杂质离子。
16.根据权利要求12的制造半导体器件的方法，其中所述步骤(a)还确定第三有源区，且此方法还包含下列步骤(l)制作比第三有源区中的栅绝缘膜更厚的厚栅绝缘膜，所述步骤(c)和(d)形成第三有源区中的第三绝缘栅，且借助于掩蔽第三有源区执行所述步骤(f)和(g)。
17.根据权利要求12的制造半导体器件的方法，其中所述步骤(a)还确定第四有源区，且此方法还包含下列步骤(m)制作第四有源区中的第四绝缘栅；(n)将p型杂质离子注入到第四有源区的第五深度中，以形成第四绝缘栅二侧上的第四延伸区；以及(o)将砷离子注入到第四有源区的第六深度中，此第六深度深于第五深度。
18.根据权利要求13的制造半导体器件的方法，其中所述步骤(a)还确定第四有源区，且此方法还包含下列步骤(m)制作第四有源区中的第四绝缘栅；(n)将p型杂质离子注入到第四有源区的第五深度中，以形成第四绝缘栅二侧上的第四延伸区；以及(o)将砷离子注入到第四有源区的第六深度中，此第六深度深于第五深度。
19.根据权利要求16的制造半导体器件的方法，其中所述步骤(a)还确定第四有源区，且此方法还包含下列步骤(m)制作第四有源区中的第四绝缘栅；(n)将p型杂质离子注入到第四有源区的第五深度中，以形成第四绝缘栅二侧上的第四延伸区；以及(o)将砷离子注入到第四有源区的第六深度中，此第六深度深于第五深度。
全文摘要
一种半导体器件，它具有确定在硅衬底主表面上的第一和第二有源区、制作在第一有源区中并具有第一延伸区和深于第一延伸区并被第一浓度的铟掺杂的第一小袋区域的第一n沟道MOS晶体管、以及制作在第二有源区中并具有第二延伸区和深于第二延伸区并被低于第一浓度的第二浓度的铟掺杂的第二小袋区域的第二n沟道MOS晶体管。硼离子可以被注入到第二小袋区域中。借助于注入铟离子，能够形成小袋区域，并能够降低铟注入引起的漏电流的增大。
文档编号H01L21/265GK1393935SQ0210672
公开日2003年1月29日 申请日期2002年3月4日 优先权日2001年6月29日
发明者和田一, 冈部坚一, 渡边孔 申请人:富士通株式会社