专利名称：半导体装置与其图案设计方法
技术领域：
本发明涉及半导体装置和其图案设计方法，进而言之，涉及例如具有阳极激励器、阴极激励器等，并将它们集成于一个芯片内的、用来驱动表示显示器的激励器等的图案设计结构及其图案设计方法。
现有技术下面参照附图对构成上述用来驱动表示显示器的激励器等的半导体装置予以说明。
上述表示显示器，有LCD显示器、LED显示器、有机EL(电发光)显示器、无机EL显示器、PDP(等离子显示器)、FED(场放电显示器)等各种平面板显示器。
下面举例予以说明。例如，对具有阳极激励器、阴极激励器并向有机EL元件提供恒定电流，使有机EL元件发光的，用来驱动有机EL显示器的激励器予以说明。EL元件是自发光元件，所以液晶显示装置具有不需要后照灯、视野范围不受限制等诸多优点，有望应用于新时代的液晶显示装置。特别是，在实现高亮度、高效率、高应答特性以及多样化方面，有机EL元件比无机EL元件优越。
上述用来驱动有机EL显示器的激励器，是由逻辑系的N沟道MOS晶体管、P沟道MOS晶体管，高耐压系的N沟道MOS晶体管、P沟道MOS晶体管，谋求低导通电阻化的高耐压系的N沟道MOS晶体管、P沟道MOS晶体管，以及电平移动用的N沟道MOS晶体管等构成。本文所用的谋求低导通电阻化的高耐压系的MOS晶体管，使用的是D(Double Diffused)MOS晶体管等。上述DMOS晶体管的结构是，在半导体衬底表面所形成的扩散层上，再扩散导电类型不同的杂质，形成新的扩散层。这些扩散层横方向的扩散差，将被用来作为实际的沟道长。短沟道的则成为最适于低通导电阻化的元件。
构成上述用来驱动有机EL显示器的激励器等各种激励器的半导体装置的图案设计，是将输出1比特的图案设计，按所需要的输出数反复配置而构成的。
发明内容
这里，在构成上述用来驱动有机EL显示器的激励器时，曾经分别各自构成阳极激励器、阴极激励器、存储部等。由此，把它们装载在一块印刷衬底上，因而在成本和尺寸上都不能使人满意。
于是，有了把阳极激励器、阴极激励器、存储部等集成到一块芯片上，进而希望实现芯片尺寸的小型化且低成本化的需求。
本发明的半导体装置和其图案设计方法的特征在于将阳极激励器、阴极激励器和存储部集成于一个芯片上，其中与上述存储部相连接的所需激励器均等地分配在芯片内，再在其均等分配的各激励器的附近位置均等地配置各存储部。
其特征还在于将与上述存储部相连接的所需激励器分成多个组，在每一组都配置各存储部。
其特征还在于将与上述存储部相连接的所需激励器对峙排列在芯片内的左右或上下位置，各存储部则配置在芯片的中央部。
图1示出本发明某一实施方式的半导体装置的制造方法的断面图。
图2示出本发明某一实施方式的半导体装置的制造方法的断面图。
图3示出本发明某一实施方式的半导体装置的制造方法的断面图。
图4示出本发明某一实施方式的半导体装置的制造方法的断面图。
图5示出本发明某一实施方式的半导体装置的制造方法的断面图。
图6示出本发明某一实施方式的半导体装置的制造方法的断面图。
图7示出本发明某一实施方式的半导体装置的制造方法的断面图。
图8示出本发明某一实施方式的半导体装置的制造方法的断面图。
图9示出本发明某一实施方式的半导体装置的制造方法的断面图。
图10示出本发明某一实施方式的半导体装置的制造方法的断面图。
图11示出本发明某一实施方式的半导体装置的图案设计平面图。
图12示出现有半导体装置的图案设计平面图。
实施方式下面参照图，对有关本发明的半导体装置及图案设计方法的一种实施方式进行说明。在本实施方式下，以用有机EL显示器作为表示显示器为例，对用来驱动有机EL显示器的，由各种MOS晶体管混装而成的激励器的半导体装置进行说明。
上述用来驱动有机EL显示器的激励器，是由图10(a)从左侧开始的逻辑系(例如3V)N沟道型MOS晶体管及P沟道型MOS晶体管、电平移动用(例如30V)N沟道型MOS晶体管、高耐压系(例如30V)N沟道型MOS晶体管，以及图10(b)由左侧开始的谋求低通导电阻化的高耐压系(例如30V)N沟道型MOS晶体管、高耐压系(例如30V)P沟道型MOS晶体管、以及谋求低通导电阻化的高耐压系(例如30V)的P沟道型MOS晶体管所构成。另外，为了便于说明和区别上述高耐压系的MOS晶体管与谋求低通导电阻化的高耐压系的MOS晶体管，在下面的说明中，把谋求低通导电阻化的高耐压系的MOS晶体管称为SLED(Slit channel by counter doping with extended shallowdrain)MOS晶体管。
用来驱动有机EL显示器的，由各种MOS晶体管混载而成的激励器的半导体装置。如图10所示，将具有上述高耐压系的P沟道型MOS晶体管和上述谋求低通导电阻化的高耐压系的P沟道型SLED MOS晶体管所构成的N型阱23，作为段差高部，由其它各种MOS晶体管构成的P型阱22，作为段差低部。换言之，是将微细逻辑系列(例如3V)的N沟道型MOS晶体管及P沟道型MOS晶体管配置在段差低部而构成。
下面对上述半导体装置的制造方法予以说明。
首先，在图1中为了划定构成各种MOS晶体管的区域，采用LOCOS法，在P型半导体衬底(P-sub)21内形成P型阱(PW)22和N型阱(NW)23。即，(省略图示说明)在上述衬底21的N型阱区域的上方形成垫氧化膜和氮化硅膜，并将它们作为掩膜。例如，用约80KeV加速电压、8×1012/cm2的离子注入条件，注入B(硼)离子，形成离子注入层。然后，将上述氮化硅膜作为掩膜，采用LOCOS法场效氧化衬底表面，形成LOCOS膜。这时，在LOCOS膜形成区域的下方，被离子注入了的硼离子扩散到衬底内部，形成P型层。
其次，除去上述垫氧化膜和氮化硅膜之后，将上述LOCOS膜作为掩膜，在衬底表面，以约80KeV的加速电压、9×1012/cm2的离子注入条件，注入P(磷)离子，形成离子注入层。接着，除去上述LOCOS膜之后，将注入到上述衬底的各种杂质离子热扩散形成P型阱和N型阱，如图1所示，在上述衬底21内所形成的P型阱22配置在段差低部，N型阱23配置在段差高部。
如图2所示，为了按各MOS晶体管元件分离，采用LOCOS法，形成500nm左右的元件分离膜24，利用热氧化法，在这个元件分离膜24以外的活性区域上形成厚达80nm左右的高耐压用的栅氧化膜25。
将保护膜作为掩膜，形成第1低浓度N型及P型的源、漏层(以下称LN层26，LP层27)。也就是说，首先在用未图示出的保护膜覆盖了LN层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、8×1012/cm2的离子注入条件，注入磷离子，形成LN层26。然后，在用保护膜(PR)覆盖LP层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、8.5×1012/cm2的离子注入条件，注入硼离子，形成LP层27。实际上，经过后来的退火工序(例如在1100℃的N2气中，2小时)，上述被离子注入了的各离子种被热扩散，成为LN层26和LP层27。
接着，在图3中，在P沟道型和N沟道型SLEDMOS晶体管形成区域所形成的上述LN层26之间和LP层27之间，将保护膜作为掩膜，分别形成第2低浓度N型及P型的源、漏层(以下称SLN层28及SLP层29)。即，首先在用未图示出的保护膜覆盖了SLN层形成区域上以外的区域的状态下，在衬底表层，用约120KeV的加速电压、1.5×1012/cm2的离子注入条件，注入磷离子，形成与上述LN层26相连接的SLN层28。然后，在用保护膜(PR)覆盖SLP层形成区域上以外的区域的状态下，在衬底表面，例如用约140KeV的加速电压、2.5×1012/cm2的离子注入条件，注入二氟化硼离子(49BF2+)，形成与上述LP层27相连接的SLP层29。上述LN层26和上述SLN层28或上述LP层27和上述SLP层29的杂质浓度设定为几乎相同或某一方较高。
图4示出，将保护膜作为掩膜，形成高浓度的N型及P型的源、漏层(以下称N+层30，P+层31)，即，首先在用未图示出的保护膜覆盖了N+层形成区域上以外的区域的状态下，在衬底表层，例如用约80KeV的加速电压、2×1015/cm2的离子注入条件，注入磷离子，形成N+层30。然后，用保护膜(PR)覆盖P+层形成区域上以外的区域，在衬底表层，例如用约140KeV的加速电压、2×1015/cm2的离子注入条件，注入二氟化硼离子，形成P+层31。
如图5所示，将具有比形成上述SLN层28和SLP层29用的掩膜开口径(参照图3)还细的开口径的保护膜作为掩膜，在与上述LN层26相连接的SLN层28的中央部以及与上述LP层27相连接的SLP层29的中央部，分别离子注入逆导电型的杂质，由此形成将该SLN层28和SLP层29分断开的P型体层32和N型体层33。即，首先在用未图示出的保护膜覆盖了P型层形成区域上以外的区域的状态下，在衬底表层，例如用约120KeV加速电压、5×1012/cm2的离子注入条件，注入二氟化硼离子，形成P型体层32。然后，在用保护膜覆盖N型层形成区域上以外的区域，在衬底表面，例如用约190KeV的加速电压、5×1012/cm2的离子注入条件，注入磷离子，形成N型体层33。有关上述图3～5所示的离子注入工程的作业工序，是可以适当变化的，在上述P型体层32和N型体层33的表层部构成沟道。
图6示出，在上述通常耐压用的微细化N沟道型和P沟道型MOS晶体管形成区域的衬底(P型阱22)内，形成第2P型阱(SPW)34以及第2N型阱(SNW)35。
即，将在上述通常耐压的N沟道型MOS晶体管形成区域上具有开口的未图示出的保护膜作为掩膜，在上述P型阱22内，例如用约190KeV的加速电压、1.5×1013/cm2的第1离子注入条件，注入硼离子，然后再用约50KeV的加速电压、2.6×1012/cm2的第2离子注入条件，注入相同的硼离子，形成第2P型阱34。将在上述通常耐压用的P沟道型MOS晶体管形成区域上具有开口的保护膜(PR)作为掩膜，在上述P型阱22内，例如用约380KeV的加速电压、1.5×1013/cm2的离子注入条件，注入磷离子，形成第2N型阱35。在没有380KeV的高加速电压发生装置的情况下，也可以采用190KeV的加速电压、1.5×1013/cm2的离子注入条件，注入2价磷离子的双电荷方式。接着，再用约140KeV的加速电压、4.0×1012/cm2的离子注入条件，注入磷离子。
其次，除掉通常耐压用N沟道型及P沟道型MOS晶体管形成区域上和电平移动用N沟道型MOS晶体管形成区域上的上述栅氧化膜25之后，如图7所示，在这个区域上，再重新形成所需厚度的栅氧化膜。
即，首先用热氧化法，全面形成用于电平移动用N沟道型MOS晶体管的、厚度约为14nm(这个阶段约为7nm，在形成后述的通常耐压用栅氧化膜时，膜的厚度变厚)的栅氧化膜36。接着，除掉在通常耐压用的N沟道型及P沟道型MOS晶体管形成区域上所形成的上述电平移动用的N沟道型MOS晶体管的栅氧化膜36之后，在这个区域，用热氧化法形成通常耐压用的、薄的栅氧化膜37(约7nm厚)。
然后，如图8所示，全面形成厚度约为100nm的多晶硅膜，以POCl3作为热扩散源，对该多晶硅膜进行热扩散，并导电化，之后，在这个多晶硅膜上，堆积厚度约为100nm的钨硅化物膜，和厚度约为150nm的SiO2膜，用未图示出的保护膜进行图案设计，形成各个MOS晶体管用的栅电极38A，38B，38C，38D，38E，38F，38G。上述SiO2膜，在图案形成时，起到硬掩膜的作用。
其后，如图9所示，再形成上述通常耐压用N沟道型和P沟道型MOS晶体管用的低浓度源、漏层。
即，首先，将覆盖通常耐压用的N沟道型MOS晶体管用的低浓度源、漏层形成区域上以外的区域的未图示出的保护膜作为掩膜，，用约20KeV的加速电压、6.2×1013/cm2的离子注入条件，注入磷离子，形成低浓度的N-型源、漏层39。再以覆盖在通常耐压用P沟道型MOS晶体管用的低浓度源、漏层形成区域上以外的区域上的保护膜(PR)作为掩膜，用约20KeV的加速电压、2×1013/cm2的离子注入条件，注入二氟化硼离子，形成低浓度的P型源、漏层40。
如图10所示，用LPCVD法形成约250nm厚的TEOS膜41，将上述栅电极38A，38B，38C，38D，38E，38F，38G全面覆盖，将在上述通常耐压用N沟道型和P沟道型MOS晶体管形成区域上具有开口的保护膜(PR)作为掩膜，各向异性腐蚀上述TEOS膜41。这样，如图10所示，在上述栅电极38A，38B的两侧壁部就形成了侧壁衬垫膜41A，用上述保护膜(PR)覆盖的区域上的TEOS膜41仍保留。
将上述栅电极38A、侧壁衬垫膜41A和上述栅电极38B、侧壁衬垫膜41A作为掩膜，形成用于上述通常耐压用的N沟道型和P沟道型MOS晶体管的高浓度源、漏层。
即，将覆盖在用于通常耐压用N沟道型MOS晶体管的高浓度源、漏层形成区域上以外的区域上的未图示出的保护膜作为掩膜，用约100KeV的加速电压、5×1015/cm2的离子注入条件，注入As(砷)离子，形成高浓度的N+型源、漏层42。再以覆盖在用于通常耐压用P沟道型MOS晶体管的高浓度源、漏层形成区域上以外的区域上的未图示出的保护膜作为掩膜，用约40KeV的加速电压、2×1015/cm2的离子注入条件，注入二氟化硼离子，形成高浓度的P+型源、漏层43。
以下，省略了图示说明。在全面形成由TEOS膜及BPSG膜等构成的厚度约600nm的层间绝缘膜之后，再形成与上述各高浓度源、漏层30、31、42、43触点接续的金属布线层。这样就完成了构成上述用来驱动表示显示器的激励器的通常耐压用N沟道型MOS晶体管、P沟道型MOS晶体管；电平移动用N沟道型MOS晶体管；高耐压用N沟道型MOS晶体管、P沟道型MOS晶体管；谋求低导通电阻化的高耐压用的N沟道型SLED MOS晶体管、P沟道型SLED MOS晶体管。
在此，本发明的特征在于如下的高效率的图案设计方法，即在用来驱动表示显示器的激励器，例如供给有机EL元件(有机电发光元件)恒定电流，使有机EL元件发光的驱动有机EL显示器用的激励器等中，将阳极激励器、阴极激励器、存储表示数据等的存储部、控制器等集成于一个芯片时的高效率的图案设计方法。
以下，利用简化附图，对本发明的图案设计结构加以简略说明。
图11(a)示出，将阳极激励器、阴极激励器、存储部、控制器等集成于一个芯片内的情形。从图11(a)图面的左上方开始配置32位的阳极(整流子片SEG)激励器区域10、128位的阴极(公用COM)激励器区域11、32位的阳极激励器区域12，从图面的左下方开始，配置32位的阳极激励器区域13、10位的标记用阳极激励器区域14、10位的标记用阳极激励器区域15、32位的阳极激励器区域16。各自的激励器区域，以输出1比特时的输出区域为单位，按所需要输出的量反复配置，构成输出比特群。
在芯片的中央部，使其它的逻辑(LOGIC)部17位于中间，在对称的位置(本实施方式下，为左右对称，但芯片内的排列也可以上下对称)上配置作为存储部的SRAM(静态RAM)18、19，从该SRAM18、19引出的输出布线20，分别与上述阳极激励器区域10、12、13、16相连接。
这样本发明，是将与SRAM相连接的阳极激励器配置在芯片内的四个角落，并将SRAM与各阳极激励器区域10、12、13、16相对应分成2份，分别与配置在芯片左端部的阳极激励器区域10和13的组，以及配置在芯片右端部的阳极激励器区域12、16的组相对应，从而便于布线20的折回。
即，将现有的(图12)的结构和上述图11(a)的结构，做比较加以说明。如图12所示，是将所有的与激励器相对应的输出垫1，在芯片内排成一列，从配置在一处的存储部2，向各输出垫1折回布线3，所以需要有布线3的折回空间(图中的椭圆区域)，仅这个空间就增大了芯片的尺寸。
对此，如图11(a)所示，本发明将与SRAM相连接的激励器(本实施方式下为阳极激励器)配置在芯片内的四个角落，与该各阳极激励器区域10、12、13、16相应，将SRAM分成2份，在阳极激励器区域10、12、13、16和SRAM18、19之间进行布线20，这样就减小了折回空间。
下面将图11(b)所示的结构与上述图11(a)所示的结构予以对比说明。图11(b)所示的结构，与图11(a)所示的结构相同，都是将与SRAM相连接的激励器(本实施方式下为阳极激励器)配置在芯片的四个角落，但与各阳极激励器区域10、12、13、16相连接的SRAM(18、19)被配置在一处，所以，布线20的折回空间则比上述图12的小，而比上述图11(b)的大。
另外，图11(a)的结构，因布线长度也是左右对称，所以与上述图11(b)、图12的结构相比，也能减少阻抗所导致的影响，可以抑制显示偏差。
如上所述，例如将具有阳极激励器、阴极激励器、存储部和控制器等的用来驱动有机EL显示器的激励器集成在一个芯片上，将存储部分成2份，从而使与该存储部和各激励器相连接的折回布线长度变短，所以可以缩小芯片尺寸，降低成本。
在本实施方式下，与存储部相连接的阳极激励器区域10、12、13、16均等地配置在芯片的四个角落，当把该阳极激励器区域10、12、13、16分成2组时，将与各组相对应的存储部分成2份(SRAM18、19)，或也可再细分。
在本实施方式下，以有机EL显示器作为表示显示器为例，对其激励器驱动用进行了说明。但本发明并非仅局限于此，也适用于，例如，LCD显示器、LED显示器、无机EL显示器、PDP(等离子显示器)、FED(场发射显示器)等的各种平板显示器的激励器驱动用。
发明的效果根据本发明，当将具有阳极激励器、阴极激励器和存储部等的用于驱动表示显示器的激励器集成于一个芯片时，将与存储部相连接的激励器区域在芯片内均等地分配，与均等分配的各个激励器区域相对应，将存储部分割配置，从而简化了存储部与激励器之间的布线折回，通过缩短布线长度来谋求缩小芯片尺寸。
权利要求
1.一种将阳极激励器、阴极激励器和存储部集成到1个芯片的半导体装置，其特征在于将与上述存储部相连接的所需激励器均等地分配到芯片内，再在其均等分配的各激励器的附近位置均等地配置各存储部。
2.权利要求1所记载的半导体装置，其特征在于将与上述存储部相连接的所需激励器分成多个组，并在每个组配置各存储部。
3.权利要求1或权利要求2所记载的半导体装置，其特征在于将与上述存储部相连接的所需激励器对峙排列在芯片内的左右或上下位置，各存储部则配置在芯片的中央部。
4.一种将阳极激励器、阴极激励器和存储部集成到1个芯片的半导体装置的图案设计方法，其特征在于将与上述存储部相连接的所需激励器均等地分配到芯片内，再在其均等分配的各激励器的附近位置均等地配置各存储部。
5.权利要求4所记载的半导体装置的图案设计方法，其特征在于将与上述存储部相连接的所需激励器分成多个组，并在每个组配置各存储部。
6.权利要求4或权利要求5所记载的半导体装置的图案设计方法，其特征在于将与上述存储部相连接的所需激励器对峙排列在芯片内的左右或上下位置，各存储部则配置在芯片的中央部。
全文摘要
将激励器驱动用的半导体装置集成于一个芯片内。本发明的半导体装置是在具有阴极激励器、阳极激励器以及存储部的用来驱动表示显示器的激励器中,将与上述存储部相连接的阳极激励器区域10、12、13、16在芯片内均等分配,并在其均等分配的各阳极激励器区域10、12、13、16的附近位置均等地配置SRAM18、19,从而简化了布线的折回,可缩小芯片尺寸。
文档编号H01L27/085GK1373506SQ0210670
公开日2002年10月9日 申请日期2002年2月28日 优先权日2001年2月28日
发明者原口善考, 武石直英 申请人:三洋电机株式会社