专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，更详细地说涉及在DRAM，和DRAM与逻辑电路的混合器件等中，可以高速动作和高度集成化的半导体器件及其制造方法。
背景技术：
沟槽电容器和堆叠电容器作为DRAM的存储节点，是当今的主流，特别是沟槽电容器，大多作为适宜和逻辑电路混合的电容器使用。其原因是，可以在形成逻辑电路前形成电容器，对逻辑电路工序的影响少，以及因为电容器被埋设在硅衬底内，所以在配线工序中不需要如堆叠电容器那样深的触点工序。
以下，对和本发明有关的沟槽电容器的构成，参照其制造方法说明。
图19以及图20，是与本发明有关的沟槽电容器的制造方法的工序断面图。
首先，如图19A所示，在硅衬底101上淀积5nm的硅氧化膜102，150nm的硅氮化膜103，通过光刻工序，除去开槽区域的光刻胶104，用RIE(反应离子刻蚀)法，刻蚀除去硅氧化膜102和硅氮化膜103。
如图19B所示，仍然用RIE法刻蚀硅衬底101，在形成距硅衬底表面深5μm的沟槽105之后，除去光刻胶104。
如图19C所示，在沟槽105的内壁上形成厚度5nm的硅氮化膜106。进而，淀积500nm厚度的用砷(As)等掺杂为n型的第1多晶硅107，把沟槽105全部填埋。
如图19D所示，通过使用CMP(化学机械抛光)法和RIE法的回刻蚀工序，刻蚀多晶硅107的表面直到距硅衬底101的表面约0.5μm深。进而，刻蚀除去在沟槽内壁上露出的硅氮化膜106，淀积100nm的环套硅氧化膜108。
如图20A所示，埋入第2多晶硅109。具体地说，用RIE法刻蚀衬底101上的环套硅氧化膜108，只在沟槽侧壁上留下环套硅氧化膜108。进而，淀积300nm厚度的用砷等掺杂为n型的第2多晶硅109，把沟槽105全部填埋。
以下，如图20B所示，埋入第3多晶硅110。具体地说，通过使用CMP法和RIE法的回刻蚀工序，刻蚀多晶硅衬底109直到距硅表面0.25μm深。而后，刻蚀除去露出的环套硅氧化膜108，淀积200nm厚度的用砷等掺杂为n型的第3多晶硅110，把沟槽105全部填埋。
最后，如图20C所示，通过使用CMP法和RIE法的回刻蚀工序，刻蚀多晶硅110直到距硅衬底101的表面0.05μm深。其后，用硅氧化膜111覆盖沟槽105上面，在除去硅氮化膜103后，完成被埋入硅衬底中的沟槽电容器。
在此，电气连接沟槽电容器的连接端子，使用n型扩散层112，该n型扩散层是由第3多晶硅110扩散出的砷等的n型杂质形成的。
发明内容
但是，这种和本发明有关的沟槽电容器，存在难以进行高速读出/写入的问题。即，该沟槽电容器，用多晶硅107、109、110埋入5μm深的沟槽。但是，这些多晶硅，都是由砷等掺杂为n型，表面电阻相当高，有几千欧。因此，因CR延迟的影响，信号传播需要时间，存在不能缩短读出/写入时间的问题。
另一方面，随着信息通信技术的发展，DRAM的高速化、大容量化的要求越来越强。在最新的256兆通用DRAM和用0.18μm最小尺寸规则形成的DRAM混合逻辑电路器件中，采用了上述的沟槽电容器构造，但由于上述原因，高速化受到限制。
此外，从集成密度的观点来看，要改善之处也很多。即，在和本发明有关的这些器件中，为了缩小单元面积，采用“折返位线方式”。而后，为了促进微细化、高集成化，需要以下等措施①缩短单元晶体管的栅长度；②在位线触点中采用自对准触点构造；③采用新设计的单元。
进而，在现在的DRAM/逻辑电路混合器件中，为了提高DRAM的数据传送速度，在栅上附着有自对准形成的硅化物，但为了进一步高速化，在开发电阻更低的新式电容器构造的同时，需要一并开发和这种新式电容器构造一致性好的栅电极构造。
根据本发明的一个方面，提供一种半导体器件，是带有沟槽电容器的半导体器件，上述沟槽电容器具有被形成在半导体衬底上的沟槽；被设置在上述沟槽的内壁上的绝缘层；被设置在设置有上述绝缘层的上述沟槽内部的电极部分，上述电极部分具有由金属组成的部分。
根据本发明的一方面，提供一种半导体器件，它以位线触点为中心，把4个存储电容器设置成大致并联十字形状，上述4个存储电容器的各自可以对准上述位线触点连接。
根据本发明的一方面，提供一种半导体器件，具备位线触点；4个存储电容器，被设置在上述位线触点的周围；4根栅电极，被设置在上述4个存储电容器的各自和上述位线触点之间。
根据本发明的一方面，提供一种半导体器件，具备位线触点；多个存储电容器，被设置在上述位线触点的周围，通过改变施加在上述多个栅电极各自上的电压，可以连接或者切断上述多个存储电容器的各自和上述位线触点，上述多个栅电极中的某些电极被设置在规定的面上，上述多个栅电极中的另一些电极被设置在上述规定面之下。
根据本发明的一方面，提供一种半导体器件的制造方法，这种半导体器件以位线触点为中心，设置多个沟槽电容器，可以使上述多个触点电容器的各自与上述位线触点连接或者断开，其制造方法包含在上述半导体衬底上，形成上述多个沟槽电容器的工序；形成把多个栅电极中的一部分电极填埋在上述衬底的表面下的状态的工序，这些栅电极对上述多个沟槽电容器的各自进行开关；把上述多个栅电极中的剩余的栅电极形成在上述衬底的表面上，使之和上述一部分被填埋的栅电极大致正交的工序；用绝缘层覆盖上述剩余的栅电极的侧面的工序；连接上述绝缘层形成上述位线触点的工序。
图1是展示被设置在本发明的实施方案1的半导体器件上的电容器的主要部分断面构造的概念图。
图2是展示实施方案1的电容器制造方法的工序断面图。
图3是展示实施方案1的电容器制造方法的工序断面图。
图4是展示作为实施方案1的变形例子的电容器的断面构造的概念图。
图5是展示同一变形例子的电容器制造方法的主要部分的工序断面图。
图6是展示被设置在本发明的实施方案2的半导体器件中的电容器的主要部分断面构造的概念图。
图7是展示实施方案2的电容器的制造方法的工序断面图。
图8是展示实施方案2的电容器的制造方法的工序断面图。
图9是展示本发明的实施方案3的半导体器件的存储单元平面构成的概略布局图。
图10A是沿着图9的A-A线的断面图，图10B是沿着图9的B-B线的断面图，图10C是图9A所示的逻辑电路部分的主要部分断面图，图10D是图10B所示的逻辑电路部分的主要部分构成断面图。
图11是展示DRAM的单元构造一例的平面布局图。
图12是展示本发明的实施方案3的存储单元以及逻辑电路部分制造方法的工序断面图。
图13是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图14是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图15是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图16是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图17是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图18是展示实施方案3的存储单元以及逻辑电路部分的制造方法的工序断面图。
图19是展示和本发明有关的沟槽电容器的制造方法的工序断面图。
图20是展示和本发明有关的沟槽电容器的制造方法的工序断面图。
具体实施例方式
以下，参照
本发明的实施方案。
(实施方案1)首先，作为本发明的实施方案1，说明具有可以高速动作的电容器的半导体器件。
图1是展示被设置在本实施方案的半导体器件中的电容器主要部分的断面构造的概念图。
即，该电容器，是被设置在硅衬底1上的沟槽电容器，在沟槽延伸方向上看是分3个区域A、B、C形成的具体例子。在沟槽前端的区域A中，从沟槽内壁开始，顺序设置氮化膜6、多晶硅7、阻挡层8、金属电极9。此外，在沟槽的中间区域B中，从沟槽内部开始，顺序设置环套硅氧化膜10、多晶硅11、阻挡层12、金属电极13。此外，在沟槽的入口区域C中，从沟槽内壁开始，顺序设置多晶硅14、阻挡层15、金属电极16。
进而，在区域C的周围，在硅衬底1上形成扩散区域18。
在本实施方案中，用金属电极9、13、16形成被填埋在沟槽内部的电极的主要部分。这些层的电阻至多不超过数Ω，和多晶硅的表面电阻(数kΩ)相比，极其低。因而，和使用多晶硅电极的电容器相比，可以大幅度降低CR常数。结果，大幅度改善电容器的传送速度，并可以大幅度提高DRAM/逻辑电路混合器件的动作速度。
具体地说，当半导体器件是使用采用多晶硅电极的电容器的情况下，系统时钟频率的上限是200MHz。与此对应，在使用本发明的电容器的情况下，可以把时钟频率的上限提高10倍以上。
此外，因为沟槽电容器的电极的至少一部分用多晶硅以及金属形成，可以得到和使用多晶硅电极的构成的共同之处，所以在确保制造工序和元件可靠性这一点上更容易。
此外，由于把由金属氮化物组成的部分(氮化钛层8、12、15)设置在金属和多晶硅之间，因此可以得到作为阻挡层的作用和防止剥离的作用。
此外，在沟槽电容器的电极中由金属组成的部分，由于被沿着沟槽的深度方向上分成多个区域，因而可以分开形成沟槽前端的沟槽触点和根基附近的环套硅氧化膜部分等。
此外，由于沿着沟槽的深度方向上连续设置由该金属组成的部分，因此可以进一步降低电极的电阻。
在此，作为在本实施方案中使用的金属电极9、13、16的材料，可以列举在硅器件中已确立了工序的钨(W)、钽(Ta)、镍(Ni)、钼(Mo)、钛(Ti)、铝(Al)以及铜(Cu)等。在它们中，当使用钨和钼等高熔点金属的情况下，在制造工序中，即使需要暴露在高温下，也可以抑制半导体的劣化，可以维持高可靠性。
另一方面，当使用铝和铜等的导电率高的金属的情况下，可以使电容器中的传送速度更高，可以更高速的动作。
此外，在图1中，在电容器区域A、B以及C中使用的金属电极，不需要由同一材料组成。即，金属电极9、13、16还可以分别用不同的材料形成。
此外，在图1的构造中，在区域A、B以及C的边界部分上，隔着多晶硅11、14，和阻挡层12、15，但本发明并不限于此。有关这部分，在以后举变形例子详细叙述。
以下，说明图1所示的沟槽电容器的制造方法。
图2以及图3是展示本实施方案的电容器的制造方法的工序断面图。
首先，如图2A所示，在硅衬底1上淀积5nm的硅氧化膜，并淀积150nm的硅氮化膜3。进而，通过光刻工序除去开槽区域的光刻胶4，用RIE法刻蚀除去硅氧化膜2氮化膜3。
如图2B所示，仍使用RIE法刻蚀硅衬底1，形成距衬底1的表面1深5μm的沟槽5，除去光刻胶4。
如图2C所示，填埋沟槽。具体地说，首先，在沟槽5的内部形成5nm厚的硅氮化膜6，淀积50nm厚的用砷掺杂为n型的第1多晶硅7，用多晶硅7覆盖沟槽5的内壁。而后，堆叠层厚度10nm的氮化钛8，层厚度450nm的钨(W)9，把沟槽全部填埋。在此，氮化钛8，起到防止钨9扩散到半导体衬底1上的阻挡层的作用，同时，还起到改善多晶硅7和钨9的附着性的胶合层的作用。
如图2D所示，刻蚀沟槽。具体地说，通过使用CMP法和RIE法的回刻蚀工序，刻蚀多晶硅7、氮化钛8、钨9形成距衬底1表面0.5μm的深度。其后，刻蚀除去露在沟槽内壁外的硅氮化膜6，并淀积100nm厚的环套硅氧化膜10。
如图3A所示，再次填埋沟槽。具体地说，用RIE法刻蚀环套硅氧化膜10，只在沟槽侧壁上留下环套硅氧化膜10。其后，淀积50nm厚的用砷掺杂为n型的第2多晶硅11，用多晶硅11覆盖沟槽5的内壁，接着，淀积10nm厚的氮化钛12，250nm厚的钨13，全部填埋沟槽5。在此，氮化钛12，也起到阻挡层以及胶合层的作用。
以下，如图3B所示，形成沟槽开口附近的填埋构造。具体地说，首先，通过使用CMP法和RIE法的回刻蚀工序，刻蚀多晶硅11、氮化钛12、钨13，深度是从衬底1表面向下0.25μm。其后，刻蚀除去在沟槽内壁上露出的环套硅氧化膜10，淀积50nm厚的用砷等掺杂为n型的第3多晶硅14，用多晶硅14覆盖沟槽5的内壁。接着，淀积10nm的氮化钛15、150nm的钨16，全部填埋沟槽5。在此，氮化钛15，也起到阻挡层以及胶合层的作用。
最后，如图3C所示，在沟槽上加盖。具体地说，通过使用CMP法和RIE法的回刻蚀工序，刻蚀多晶硅14、氮化钛15、钨16，其深度是从衬底1的表面向下0.05μm。其后，用硅氧化膜17盖在沟槽5上面，在除去硅氧化膜3后，如同一图以及图1所示，完成了填埋在硅衬底中的沟槽电容器的工序。
在此，和沟槽电容器电气连接的端子，可以使用从第3多晶硅14扩散出的砷等的n型杂质形成的扩散区域18。
通过以上说明，可以制造图1所示的沟槽电容器。
以下，说明本实施方案的变形例子。
图4是展示本实施方案的变形例子的电容器断面构造的概念图。
即，在同一图所示的电容器中，在金属电极9、13、16之间，没有隔着多晶硅11、14，而只隔着势垒金属12、15连续形成。如果这样，就可以不隔着多晶硅从前端区域A的金属电极9传送电荷，进而可以实现进一步高速化。
以下，说明本实施方案的电容器的制造方法。
图5是展示本变形例的电容器的制造方法的主要部分的工序断面图。即，同一图是在已形成的区域A上，形成区域B的工序的一部分，与从图2D至图3A的工序对应。
即使在本变形例的情况下，首先，如图5A所示，在沟槽内壁上形成环套硅氧化膜10。
接着，如图5B所示，用RIE法刻蚀沟槽底部的环套硅氧化膜10，只在沟槽侧壁上残留沟槽氧化膜10。其后，淀积第2多晶硅11，用多晶硅11覆盖沟槽5的内壁。
接着，如图5C所示，刻蚀除去多晶硅11。这时，如果使用如RIE那样的各向异性强的刻蚀方法，在同一图中用箭头所示的方向上刻蚀，则在多晶硅11中，优先刻蚀沟槽底部的部分和衬底1上的部分，覆盖沟槽侧壁的部分留下来。
这样，当钨电极9在沟槽底部露出时，此后，如在图3A中所述，顺序淀积阻挡层12和金属电极13。
另外，虽然省略图示，但在区域C形成时也一样，通过各向异性刻蚀，刻蚀除去多晶硅14，只除去沟槽底部的部分，使金属电极13露出，在其上淀积阻挡层15和金属电极16。
如上所述，可以制造图4的变形例的构造。
(实施方案2)以下，作为本发明的实施方案2，说明不包含多晶硅的电容器。
图6是展示被设置在本实施方案的半导体器件中的电容器的主要部分断面构造的概念图。在同一图中，和在前面的图1至图5所述相同的部分上标注相同的符号，并省略详细说明。
即，该电容器，和图1所示的电容器相比，其特征在于没有设置多晶硅7、11以及14。即，沟槽内部用金属电极填充，可以进一步改善导电性。其结果，进一步改善电荷的传送速度，可以使半导体器件以更高的速度动作。
在本实施方案中，在区域A、B、C中分别使用的金属电极的材料可以一样，也可以使用相互不同的材料。
以下，概略说明本实施方案中的沟槽电容器的制造方法。
图7以及图8，是展示本实施方案的电容器的制造方法的工序断面图。首先，如图7A所示，在硅衬底1上淀积5nm厚的硅氧化膜2，并淀积150nm厚的硅氮化膜3，通过光刻工序除去开槽区域的光刻胶4，用RIE法刻蚀除去硅氧化膜2和硅氮化膜3。
以下，如图7B所示，仍然用RIE法刻蚀硅衬底1，在形成从硅衬底表面深5μm的沟槽后，除去光刻胶4。
接着，如图7C所示，在沟槽5的内壁上形成5nm厚的硅氮化膜6，淀积10nm厚的氮化钛8，接着淀积500nm厚的钨9，全部填埋沟槽5。
接着，如图7D所示，在采用CMP法和RIE法的回刻蚀工序中，使氮化钛、钨9从衬底表面下陷0.5μm。其后，刻蚀除去露出的硅氮化膜6，淀积100nm厚的环套硅氧化膜10。
以下，如图8A所示，用RIE法刻蚀环套氧化膜10，只在沟槽侧壁上留下环套硅氧化膜10。其后，淀积10nm厚的氮化钛12，接着淀积300nm厚的钨13，全部填埋沟槽5。
接着，如图8B所示，在采用CMP法和RIE法的回刻蚀工序中，刻蚀氮化钛12、钨13，其深度为从衬底表面向下0.25μm。其后，刻蚀除去露出的环套硅氧化膜10，用离子注入法等形成采用砷等的n型杂质的扩散层18。进而，淀积10nm厚的氮化钛15，接着淀积200nm厚的钨16，全部填埋沟槽5。
最后，如图8C所示，在采用CMP法和RIE法的回刻蚀工序中，刻蚀氮化钛15、钨16，其深度为从衬底表面向下0.05μm。其后，在用硅氧化膜17覆盖沟槽5的上面，除去氮化膜3后，完成在硅衬底1中埋入的电容器。和沟槽电容器电气连接的连接端子，可以使用采用砷等的n型杂质的扩散层18。
(实施方案3)以下，作为本发明的实施方案3，说明具有可以大幅度提高集成度的存储单元的半导体器件。
图9是展示本实施方案半导体器件的存储单元的平面构成的概念布局图。
此外，图10A是图9的A-A线断面图，图10B是图9的B-B线断面图。进而，在还包含图10的本实施方案的断面图中，只展示沟槽电容器的上部，前端的存储节点部分省略。此外，在图中省略了电容器内部的电极构造。
从图9可知，本实施方案中的电容器，是用4个沟槽电容器30A～30D、1个位线触点32形成的4个存储单元。在图9中，以位线触点32为中心的十字形的图案表示元件区域，其侧面，是采用STI(Shallow Trench Isolation浅沟隔离)的元件分离区域26。
电容器30A～30D，可以使用多晶硅电极的电容器，但如果是具有本发明的第1至第2实施方案的金属电极的电容器，则有望更高速动作。
在图9中，被排列在纵方向上的栅电极42A～42D，是被埋入硅衬底1的衬底下侧的埋入栅电极，栅电极42B，是电容器30D的字线，栅电极42C是电容器30E的字线。
另一方面，在图9中，被配置在横方向上的栅电极44A、44B，是被设置在硅衬底1的衬底面上的栅电极，栅电极44A是电容器30A的字线，栅电极44B是电容器30C的字线。
埋入栅电极42A～42D，被设置成直线形状，与单元电容器相邻。另一方面，被形成在衬底面上的栅电极44A、44B，为了充分获得和要控制的栅单元电容器的距离和栅长度，具有弯曲的配线图案，如图9所示。
位线触点32，在由4个栅42B、42C、44A、44B围成的扩散层55上，自对准形成。
在图10A所示的构成中，通过调节施加在成为字线的栅电极42B上的电压，可以控制扩展到硅衬底1内的耗尽层的范围，可以电气开关沟槽30C的电极24和位触点32之间。
在本实施方案中，通过把埋入式栅电极42，和在衬底面上与其正交设置的栅电极44这2种电极作为字线使用，就可以对1个位线触点32，连接4个存储单元电容器30A～30D。在图19、图20所示的装置中，对于1个位线触点，至多不过连接2个存储单元电容器。即，如果采用本实施方案，当适用同一构思方法的情况下，与图19、图20的RAM单元相比，还可以提高集成度。
图10C是与图10A对应的逻辑电路部分的主要断面图。即，图10C，表示使用埋入栅的逻辑电路部分的FET(场效应晶体管)的断面构造。通过把被栅绝缘膜38包围的栅电极39被埋入衬底1中形成。
这些埋入栅电极42B、42X，具有钨层39和氮化硅层40的叠层构造，相邻的位线触点32之下，在自对准形成的硅化物57下设置有扩散层55。
如果采用本实施方案，由于采用这种埋入栅电极，也可以得到能够抑制逻辑电路部分的晶体管的短沟道效应。此外，同样的效果也可以在电容器单元部分中得到。即，如果回到图10A说明的话，因为在电容器30D和位线触点32的下部之间埋入被绝缘层38包围的栅电极42B，所以可以抑制电容器和位线触点之间的短沟道效应。
图10D是与图10B对应的逻辑电路部分的主要部分断面图。即，图10D，表示衬底面上的栅电极成为字线的逻辑电路部分的断面构造。和图10B所示的沟槽单元电容器一样，在位线触点一方的扩散层55上，形成自对准形成的硅化物57。栅电极44B、44X具有钨层39和氮化硅层40的叠层构造。这种构造，为了防止短沟道效应，希望设置LDD(轻掺杂漏)区域51。栅电极44X的侧壁，由用于形成LDD区域51的侧壁保护绝缘膜53被覆。
图11是展示DRAM的单元构造的一例的平面布局图。成为存储器单元的沟槽电容器30，被配置成矩阵形状，使得长边向着同一图的纵方向，短边向着横方向。此外，在同一图中，分别在纵方向上进行埋入电极42的配线、在横方向上进行衬底面上的栅电极44的配线。而后，位线BL，相对横平竖直的2种栅电极42、44配置成倾斜，与规定的位触点32连接。
以下，说明本实施方案的半导体器件的制造方法。
图12～图18是展示本实施方案的存储单元以及逻辑电路部分的制造方法的工序断面图。其中，图12、图13、图15以及图17，表示使用埋入栅电极的存储单元和逻辑电路部分的工序，图14、图16以及图18，表示在衬底面上形成栅电极的存储单元和逻辑电路部分的工序。
首先，如图12所示，形成用于栅电极的沟槽。具体地说，在硅衬底1的表面上形成沟槽型的存储电容器30和埋入元件分离区域26。元件分离区域26，例如可以用STI技术形成。接着，在衬底1的表面上淀积保护膜，用刻蚀技术刻蚀出图案形成掩膜，用RIE对衬底1以及元件分离区域26的SiO2形成沟G。这时的保护膜，可以设置成例如200nm的TEOS28和SiN200的叠层构造。用RIE有选择地刻蚀掩膜开口部分的硅和SiO2。这时的刻蚀量，例如是从衬底1的表面开始深300nm。
以下，如图13所示，形成栅电极。具体地说，首先，在露出的沟G的内壁表面上形成栅绝缘膜38。这时的栅绝缘膜38，例如是在氧化硅表面后淀积硅氮化膜形成，或者使硅氧化膜氮化形成的SiO2/SiN的淀积构造，厚度可以设置成5nm。其后，淀积成为栅电极的金属39，用CMP研磨至RIE的保护膜28，由此，除去淀积在表面的金属，进而，用CDE(化学干刻蚀)从衬底1表面向下刻蚀栅绝缘膜38。进而，淀积成为栅电极的上部保护膜的绝缘物40，用CMP以及CDE除去淀积在沟G以外区域上的绝缘物。成为栅电极的金属层39，例如是厚度200nm的W(钨)，栅电极的保护绝缘膜40，可以设置成厚度500nm的SiN膜。
以下，如图14所示，开始硅衬底1之上的栅电极的形成工序。具体地说，首先，除去衬底表面的保护膜28，在形成栅电极的区域上形成栅绝缘膜38，淀积成为栅电极的金属39以及栅电极上部的保护绝缘膜40。而后，用光刻技术刻蚀图案，通过RIE加工形成栅电极44。
以下，如图15所示，注入P(磷)离子，在存储单元以及n型逻辑电路部分的元件区域上形成N-扩散层54。这时的离子注入条件是，N-扩散层54的深度比在后面的用离子注入形成的N+扩散层55深。在此，在埋入栅电极42成为字线的存储单元构造中，只在位线触点一侧形成N-扩散层54。
以下，如图16所示，在衬底面上的栅电极成为字线的存储单元构造中，注入P离子，在栅电极44的位线触点一侧以及沟槽电容器一侧这两方面形成N-扩散层51。进而，淀积成为栅侧壁保护膜的绝缘膜，采用RIE进行刻蚀除去，用侧壁绝缘膜53完全保护成为栅电极的金属。
接着，如图17以及图18所示，注入As(砷)离子，在位线触点32下部以及逻辑电路部分的源极/漏极部分上形成N+扩散层55，在其上淀积金属，使其反应形成自对准形成的硅化物56。这时，在栅电极42、44的单元电容器侧，不形成N+扩散层55以及自对准形成的硅化物56，而例如淀积TEOS的保护膜57。其后，堆叠层间绝缘膜60，通过CMP抛光，形成位线触点32以及源极/漏极触点32。因为成为栅电极的金属层39用绝缘膜保护，所以容易形成触点32。例如，可以使用触点孔的选择刻蚀以及W(钨)的选择成长，自对准。
即，在成为栅电极的金属层39的侧壁上设置有栅绝缘膜38，通过接着绝缘层38设置位线触点32，就可以自对准位线触点32。
其后，经由通常的DRAM以及逻辑电路多层配线工序，完成DRAM/逻辑电路混合器件。
如果采用本实施方案，则可以提高DRAM和逻辑电路混合器件的集成度。
以上，参照具体例子说明了本发明的实施方案。但是，本发明并不限于这些具体例子。
例如，如上述那样的半导体器件的构造以及材料，在本发明的范围内，经本专业的人士适宜的变更，就可以得到同样的效果。
如上所述，如果采用上述实施方案1以及2，则因为沟槽电容器的电极的至少一部分用金属形成，所以可以降低电极的表面电阻，因为可以缩短因CR延迟引起的信号传播时间，所以可以缩短读出/写入时间。
此外，如果采用上述实施方案3，则可以实现用DRAM以及DRAM/逻辑电路混合器件求得的单元面积的微细化。通过在单元晶体管和逻辑电路部分中使用埋入栅电极构造，栅电极变长，可以降低短沟道效应。通过在栅电极上淀积绝缘保护膜，就可以自对准形成位线触点。
权利要求
1.具有沟槽电容器的半导体器件，上述沟槽电容器具备半导体衬底表面部分上形成的沟槽；上述沟槽内壁表面上设置的绝缘层；在设置有上述绝缘层的上述沟槽内部设置的电极部分；上述电极部分具有由金属组成的部分。
2.权利要求1所述的半导体器件，上述电极部分进一步具有由多晶硅组成的部分。
3.权利要求2所述的半导体器件，组成上述多晶硅的部分，被设置在上述沟槽内壁表面上的上述绝缘层和由上述金属组成的部分之间。
4.权利要求1所述的半导体器件，上述电极部分进一步具有由金属氮化物组成的部分。
5.权利要求4所述的半导体器件，由上述金属氮化物组成的部分，被设置在由上述多晶硅组成的部分和由上述金属组成的部分之间。
6.权利要求1所述的半导体器件，上述沟槽的内部，沿着深度方向从底面开始被顺序分成第1、第2以及第3区域，上述绝缘层，被设置在上述沟槽的底面以及从底面跨越上述第1以及第2区域的内壁表面上，上述电极部分，在上述第1区域中，在设置有上述绝缘层的底面上以及内壁表面上，设置由第1多晶硅组成的部分，在由上述第1多晶硅组成的部分的表面上，设置由第1金属氮化物组成的部分，在由上述第1金属氮化物组成的部分的表面上，埋入由第1金属组成的部分，在上述第2区域中，在设置有上述绝缘层的内壁表面上以及上述第1区域的表面上，设置由第2多晶硅组成的部分，在由上述第2多晶硅组成的部分的表面上，设置由第2金属氮化物组成的部分，在由上述第2金属氮化物组成的部分的表面上，埋入由第2金属组成的部分，在上述第3区域中，在没有设置上述绝缘层的内壁表面上以及上述第2表面上，设置由第3多晶硅组成的部分，在由上述第3多晶硅组成的部分的表面上，设置由第3金属氮化物组成的部分，在由上述第3金属氮化物组成的部分的表面上，埋入由第3金属组成的部分，在上述半导体衬底中的上述第3多晶硅的周围，形成有扩散区域。
7.权利要求1所述的半导体器件，上述沟槽的内部，沿着深度方向，从底面开始被顺序分成第1、第2以及第3区域，上述绝缘层，被设置在上述沟槽底面上以及从底面起跨过上述第1以及第2区域的内壁表面上，上述电极部分，在上述第1区域中，在设置有上述绝缘层的底面上以及内壁表面上，设置由第1多晶硅组成的部分，在由上述第1多晶硅组成的部分的表面上，设置由第1金属氮化物组成的部分，在由上述第1金属氮化物组成的部分上，埋入由第1金属组成的部分，在上述第2区域中，在设置有上述绝缘层的内壁表面上，设置由第2多晶硅组成的部分，在设置有由上述第2多晶硅组成的部分的内壁表面上以及上述第1区域的表面上，设置由第2金属氮化物组成的部分，在由上述第2金属氮化物组成的部分的表面上，埋入由第2金属组成的部分，在上述第3区域中，在没有设置上述绝缘层的内壁表面上，设置由第3多晶硅组成的部分，在设置有由上述第3多晶硅组成的部分的内壁表面上以及上述第2表面上，设置由第3金属氮化物组成的部分，在由上述第3金属氮化物组成的部分的表面上，埋入由第3金属组成的部分，在上述半导体衬底中的上述第3多晶硅的周围，形成有扩散区域。
8.权利要求1所述的半导体器件，上述沟槽的内部，沿着深度方向，从底面开始被顺序分成第1、第2以及第3区域，上述绝缘层，被设置在上述沟槽底面上以及从底面起跨过上述第1以及第2区域的内壁表面上，上述电极部分，在上述第1区域中，在设置有上述绝缘层的底面上以及内壁表面上，设置由第1金属氮化物组成的部分，在由上述第1金属氮化物组成的部分的表面上，埋入由第1金属组成的部分，在上述第2区域中，在设置有上述绝缘层的内壁表面上以及上述第1区域的表面上，设置由第2金属的氮化物组成的部分，在由第2金属氮化物组成的部分的表面上，埋入由第2金属组成的部分，在上述第3区域中，在没有设置上述绝缘层的内壁表面上以及上述第2表面上，设置由第3金属氮化物组成的部分，在由上述第3金属氮化物组成的部分的表面上，埋入由第3金属组成的部分，在上述半导体衬底中的由上述第3金属氮化物组成的部分的周围，形成扩散区域。
9.权利要求1所述的半导体器件，上述金属，以钨(W)、钽(Ta)、镍(Ni)、钼(Mo)、钛(Ti)、铝(Al)，或者铜(Cu)之一为主要成分。
10.一种半导体器件，以位线触点为中心设置4个存储电容器，大致呈并联十字形状，上述4个存储电容器的各自可以对上述位线触点连接。
11.一种半导体器件，具备位线触点；4个存储电容器，被设置在上述位线触点的周围；4根栅电极，被设置在上述4个存储电容器的各自和上述位线触点之间，通过改变施加在上述4根栅电极的各自上的电压，可以使上述4个存储电容器的各自和上述位线触点接通或者断开。
12.权利要求11所述的半导体器件，上述存储电容器，是被设置在硅衬底上的沟槽电容器。
13.权利要求11所述的半导体器件，上述4根栅电极中的2条被设置在规定的面上，上述4条栅电极中的另2条，被设置在上述规定面之下。
14.权利要求13所述的半导体器件，在被设置在上述规定的面上的上述栅电极的侧壁上设置绝缘层，上述位线触点被接设于上述绝缘层中。
15.一种半导体器件，具有位线触点；多个栅电极，被设置在上述位线触点的周围；多个存储电容器，被设置在上述位线触点的周围，通过改变被施加在上述多个栅电极的各自上的电压，可以使上述多个存储电容器的各自和上述位线触点接通或者断开，上述多条栅电极中的某些电极被设置在规定的面上，上述多条栅电极中的另一些电极，被设置在上述规定面之下。
16.权利要求15所述的半导体器件，在被设置在上述规定的面上的上述栅电极的侧壁上设置绝缘层，上述位线触点被接设于上述绝缘层中。
17.权利要求15所述的半导体器件，其特征在于上述存储电容器是被设置在硅衬底上的沟槽电容器。
18.权利要求17所述的半导体器件，其特征在于上述沟槽电容器是权利要求1所述的上述沟槽电容器。
19.权利要求15所述的半导体器件，其特征在于上述栅电极具有金属配线层。
20.一种半导体器件的制造方法，所述半导体器件以位线触点为中心设置有多个沟槽电容器，上述多个沟槽电容器的各自可以对上述位线触点接通或断开，所述制造方法包含在半导体衬底上形成上述多个沟槽电容器的工序；在上述衬底表面上形成埋入有多个栅电极中的一部分栅电极的状态的工序，这多条栅电极对上述多个沟槽电容器的各自进行开关动作；把上述多个栅电极中剩下的栅电极，和上述一部分栅电极大致正交形成在上述衬底表面上的工序；用绝缘层覆盖上述剩余栅电极的侧面的工序；接触上述绝缘层形成上述位线触点的工序。
全文摘要
通过用金属形成沟槽电容器的电极的至少一部分,可以降低电极的表面电阻,因为可以缩短由CR延迟引起的信号传播时间,所以可以缩短读出/写入时间。此外,通过形成埋入栅电极,可以实现用DRAM以及DRAM/逻辑电路混合器件求得的单元面积的微细化,栅长度变长,可以降低短沟道效应,由于在栅电极上淀积绝缘保护膜,因而可以自对准形成位线触点。
文档编号H01L29/76GK1377091SQ0210783
公开日2002年10月30日 申请日期2002年3月22日 优先权日2001年3月23日
发明者小池英敏, 佐贯朋也 申请人:株式会社东芝