专利名称：埋入式非易失性半导体存储器单元的制造方法
技术领域：
本发明涉及一种埋入式非易失性半导体存储器单元的制造方法，特别是涉及一种制造在具有至少一个高压区和一个逻辑区的半导体电路中的非易失性存储器单元的方法。
背景技术：
为制造例如包括一个逻辑部分和一个高压部分的半导体电路中的埋入式或所谓的非易失性半导体存储器单元，在相应的电路部分或电路区域内要采用不同类型的晶体管，以满足不同的要求，这些要求有一部分甚至是对立的。例如晶体管在一个非易失性存储区内必须具有一个隧道层、一个电荷存储层、一个耦合层和一个控制层，以实现所谓的单晶体管或多晶体管存储单元。然而在逻辑部分或逻辑区内的晶体管只需要具有一个栅极氧化层和一个控制层，所以至少在逻辑区内必须将电荷存储层和耦合层重新除掉。
特别是在逻辑区内，这种部分除掉耦合层将会带来问题，因为在亚微米范围内的结构不再能够或者极难采用湿法化学方式构图。但是采用干法刻蚀工艺将会影响所使用的基片单晶，即由于晶体表面层的位错和杂质原子而受到影响，特别是在构成随后的栅极氧化层时会产生问题。准确地说，这种故障位置会在栅极氧化层中造成薄弱部位。
特别是逻辑区内层结构的可靠性，对耐击穿性有着最高的要求，因为它会对半导体电路的电特性造成重大影响。
发明内容
本发明的任务是，提供一种制造埋入式非易失性半导体存储器单元的方法，利用该方法可以至少在逻辑区内改善电路的可靠性。
本发明对以上任务的解决方案体现在权利要求1的措施中。
所述措施特别包括以下步骤在基片上的一个高压区、一个存储器区和一个逻辑区内构成一个第一绝缘层，除掉所述存储器区内的第一绝缘层，在所述高压区、存储器区和逻辑区内构成一个第二绝缘层，在所述存储器区内构成和构图一个具有第三绝缘层的电荷存储层，除掉所述逻辑区内的第一至第三绝缘层以及所述电荷存储层，构成一个第四绝缘层，构成和构图一个导电控制层，所得到的埋入式非易失性半导体存储器单元在具有高压区和逻辑区的半导体电路中按以下方式构成，即特别是逻辑区内的各层和电特性完全满足最高要求。
其中优选的方法是，首先对所述电荷存储层进行构图，并且在其整个表面上构成第三绝缘层，该方法可改善电荷存储层单元的侧壁绝缘，并且改善电荷保持时间。
优选淀积出一层20至25nm厚的氧化层，在其上面采用加热法构成一层7至10nm厚的隧道氧化层。所述第一和第二绝缘层共同构成高压氧化层，用于处在高压区内的开关器件或晶体管。
可构成一个导电层或者不导电层作为所述电荷存储层，通过该方法可以实现不同类型的非易失性半导体存储器单元。
优选构成一个ONO层序作为所述第三绝缘层，这样可在易于制造的前提下实现突出的耦合特性。
除掉所述第三绝缘层和电荷存储层优选采用干法刻蚀。除掉所述第一和第二绝缘层则优选采用湿法化学刻蚀，通过刻方法特别是在逻辑区内能够以简单和低成本的方式暴露出高质量的基片表面。
采用公知的加热法构成或者淀积出一个栅极氧化层作为所述第四绝缘层，通过该方法可得到逻辑部分所必要的可靠性，使该绝缘层具有可靠的耐击穿性。
本发明的其他有利构成见其他从属权利要求所述的特征。
下面对照附图所示实施例对本发明作进一步的说明。
图1A至图4B分别表示根据一个第一实施例，制造半导体电路的步骤的各个俯视图和剖视图；图5A至图5B表示根据所述第一实施例，制造半导体电路的其他步骤的一个俯视图和一个剖视图；图5C至图5E分别表示沿图5A中的剖面线C-C’，D-D’，E-E’所做的剖视图。
实施例详细描述图1A和图1B表示的是一个半导体电路的俯视图和剖视图，所述电路具有一个高电压区或高压区HVB，一个非易失性存储器区NSB和一个逻辑区LB。根据本发明，所述非易失性半导体存储器单元是在非易失性存储器区NSB内构成的，其中同时在其他高压区和逻辑区HVB和LB中，相应的开关器件应当由高压晶体管和逻辑晶体管构成。因为该开关器件如前所述必须满足不同的要求，而且这些要求经常是对立的，所以下面描述的是一种特别有利的工艺，尤其用于实现所谓的埋入式或预埋的非易失性半导体存储器单元。本发明涉及的主要是在基片上构成的第一层，所以下面不再详细介绍形成活性区的工艺以及不同掺杂的基片区和“上层”结构的构成。
如图1B所示，例如通过平面沟道绝缘(shallow trench isolation，STI)在非易失性存储器区NSB内首先在基片1上构成活性区，所述基片例如是硅半导体基片，构成一个第一绝缘层2。所述第一绝缘层2例如可以通过淀积法构成，例如生成一层20至25nm厚的氧化硅层。另一种选择是采用加热法构成。
根据图2A和图2B，在随后的制造步骤中，局部除掉处在所述非易失性存储器区NSB内的第一绝缘层2。该构图例如采用一种未画出的光刻掩模进行，并且使用湿法化学工艺或干法化学工艺除掉所述第一绝缘层2，并具有随后的光刻胶条纹。此处不再专门说明可能的凹槽和相应半导体电路区域内的其他掺杂区的构成方法，因为它们并不涉及本发明的主要步骤。
根据图3A和图3B，形成一个整个表面的第二绝缘层3。该第二绝缘层3例如可在一个加热炉工艺中或通过一种RTP方法(快速热处理)构成，从而优选构成约7至10nm厚的隧道氧化层。该隧道氧化层在非易失性存储器区内用作相应的非易失性半导体存储器单元的隧道层，它特别是在高压区HVB内与第一氧化层2共同构成了高压氧化层4，其厚度约为25nm至35nm。这种较小的厚度基本上是由于第一绝缘层2上很少的氧化生长层而得到的。
在图4A和图4B所示的另一个制造步骤中，要构成和构图出一个完整表面的电荷存储层5以及一个第三绝缘层6，其中在图4B所示的第一实施例中首先淀积出完整表面的电荷存储层5作为高掺杂的多晶硅层，随后在垂直方向上例如在沟道绝缘STI的上面进行构图。在随后的步骤中构成完整表面的第三绝缘层6，它例如由一种ONO层序组成(氧化物/氮化物/氧化物)。所述第三绝缘层6的作用特别是在所述非易失性存储器区NSB内作为耦合层，所以也称为耦合氧化层。特别是由于排除了电荷存储层5与随后构成的第三绝缘层6的构图，所以条状形成的电荷存储层5的侧壁能够得到非常好的绝缘，这对于存储器单元的电荷保持特性能发挥有利的影响。
与以上所述导电的电荷存储层5不同的选择是以相同方式使用一种不导电的电荷存储层，通过该方式使非易失性半导体存储器单元的电荷保持特性得到进一步的改善。
以相同的方式可以使用其他的介电体代替所述第三绝缘层6的ONO层序作为耦合层，其中特别是具有较高相对介电常数的耦合层可以有利于降低所述非易失性存储器区NSB内的写/读电压。其中的编程优选采用富勒—诺德海姆隧道或者通过第二绝缘层3或隧道氧化层注入热电荷载体。
在图5A和图5B所示的另一个制造步骤中，将第一至第三绝缘层2、3和6以及位于逻辑区LB内的电荷存储层5局部除掉。其中优选首先采用干法化学刻蚀第三绝缘层6以及电荷存储层5，该步骤例如也可以按照图4A和图4B所示，在所述非易失性存储器区NSB内，与对电荷存储层5和/或第三绝缘层6的构图共同或同时进行。选择方案也可以对逻辑区LB进行湿法化学刻蚀。
随后例如可以采用湿法化学刻蚀工艺对由第一和第二绝缘层2、3组成的逻辑区内的高压氧化物4进行去除处理，其中优选采用缓冲的或稀释的液态酸(HF)。通过该方式可以大面积地以相对保护性的方式除掉先前淀积的各层，直到露出基片1的表面，此时可得到没有位错和杂质原子的非常好的基片表面。
基于这种非常好的基片表面具有很少数量的缺陷部位，所以在随后的工艺步骤中可构成一个完整表面的第四绝缘层7，该层特别能够完全满足在逻辑区内对耐击穿性所提出的很高要求。例如该第四绝缘层可通过加热方法在一种加热炉工艺或RTP工艺中构成栅极氧化层(SiO2)。但是也可以采用气相淀积法构成。
在随后的制造步骤中，最后构成一个导电控制层8，其中例如可淀积一个导电的多晶硅层，并且例如通过一种TEOS硬掩模进行构图。选择方式也可以淀积一层未掺杂多晶硅，然后进行注入或淀积出一层金属层作为控制层8。优选在这种控制层8的构图中，在所述非易失性存储器区NSB内同时对耦合层和第三绝缘层6以及电荷存储层5进行构图，从而得到岛状电荷存储层区或非易失性半导体存储器单元。以相同的方式也可以在高压区HVB内构成相应的开关晶体管。
图5C表示一个简化的剖视图，沿图5A内的高压区剖面线C-C’作了剖视，其中一个高压晶体管HVT由一个多层结构构成，该结构由一个控制层8、一个第四和第三绝缘层7和6、一个电荷存储层5和一个高压氧化层4组成。所述电荷存储层5优选在一个事先进行的步骤中除掉，或者与控制层8短接。所述源区S和漏区D例如可以在该时刻采用自调节方式在基片1上构成。它们也可以在推后或者提前的时刻，通过不同的方法构成。
图5D表示的是沿图5A中的D-D’剖面所作的剖视图，其中所述非易失性存储器晶体管NST也是由一个控制层8、一个第三和第四绝缘层6和7、一个电荷存储层5和一个隧道氧化层或第二绝缘层3组成的。而且相应的源区S和漏区D也是采用自调节方式例如通过离子注入在基片1上构成的。
图5E表示沿图5A中的逻辑区的E-E’剖面所作的简化剖视图，其中的开关晶体管ST仅具有一个控制层8和一个最外侧高值栅极氧化层作为第四绝缘层7。
以上所述的制造方法特别适用于埋入式非易失性半导体存储器区单元或晶体管NST，它可在一个非易失性存储器区NSB内以简单和低成本的方式制造，同时特别是不会影响相应的逻辑区LB内的开关晶体管ST的电特性。对于相应特征性质所必须的绝缘层，它们直接处在基片1上，因此能够以简单和低成本以及高质量的方式采用相同的方法制造。
本发明是基于硅半导体基片描述的。但是它不应受到这种限制，也包括以相同方式选择出的其他基片材料。本发明同样并不限于所述的硅氧化层、多晶硅和ONO氧化层，而是包括以相同方式选择的其他材料。
权利要求
1.埋入式非易失性半导体存储器单元的制造方法，包括以下步骤a)在基片(1)上的一个高压区(HVB)、一个存储器区(NSB)和一个逻辑区(LB)内构成一个第一绝缘层(2)，b)除掉所述存储器区(NSB)内的第一绝缘层(2)，c)在所述高压区(HVB)、存储器区(NSB)和逻辑区(LB)内构成一个第二绝缘层(3)，d)在所述存储器区(NSB)内构成和构图一个具有第三绝缘层(6)的电荷存储层(5)，e)除掉所述逻辑区(LB)内的第一至第三绝缘层(2，3，6)以及所述电荷存储层(5)，f)在所述高压区(HVB)、存储器区(NSB)和逻辑区(LB)内构成一个第四绝缘层(7)，g)构成和构图一个导电控制层(8)。
2.如权利要求1所述的方法，其特征在于，在步骤d)中，仅对所述电荷存储层(5)进行构图，并且在其整个表面上构成第三绝缘层(6)。
3.如权利要求1或2所述的方法，其特征在于，在步骤a)中淀积出一层20至25nm厚的氧化层。
4.如权利要求1至3中任何一项所述的方法，其特征在于，在步骤c)中采用加热法构成一层7至10nm厚的隧道氧化层。
5.如权利要求1至4中任何一项所述的方法，其特征在于，所述第一和第二绝缘层(2，3)构成高电压氧化层(4)。
6.如权利要求1至5中任何一项所述的方法，其特征在于，在步骤d)中构成一个导电层或者不导电层作为所述电荷存储层(5)。
7.如权利要求1至6中任何一项所述的方法，其特征在于，在步骤d)中构成一个ONO层序作为所述第三绝缘层(6)。
8.如权利要求1至7中任何一项所述的方法，其特征在于，在步骤e)中对所述第三绝缘层(6)和电荷存储层(5)进行干法刻蚀。
9.如权利要求1至8中任何一项所述的方法，其特征在于，在步骤e)中对所述第一和第二绝缘层(2，3)进行湿法化学刻蚀。
10.如权利要求1至9中任何一项所述的方法，其特征在于，在步骤f)中采用加热法构成或者淀积出一个栅极氧化层作为所述第四绝缘层(7)。
11.如权利要求1至10中任何一项所述的方法，其特征在于，在步骤g)中采用一个硬掩模进行构图。
全文摘要
本发明涉及一种埋入式非易失性半导体存储器单元的制造方法,包括以下步骤:在基片(1)上的一个高压区(HVB)、一个存储器区(NSB)和一个逻辑区(LB)内构成一个第一绝缘层(2),除掉所述存储器区(NSB)内的第一绝缘层(2),在所述高压区(HVB)、存储器区(NSB)和逻辑区(LB)内构成一个第二绝缘层(3),在所述存储器区(NSB)内构成和构图一个具有第三绝缘层(6)的电荷存储层(5),除掉所述逻辑区(LB)内的第一至第三绝缘层(2,3,6)以及所述电荷存储层(5),在所述高压区(HVB)、存储器区(NSB)和逻辑区(LB)内构成一个第四绝缘层(7),构成和构图一个导电控制层(8)。
文档编号H01L27/105GK1369907SQ0210776
公开日2002年9月18日 申请日期2002年1月11日 优先权日2001年1月12日
发明者O·格林格, W·兰格海恩里奇 申请人:因芬尼昂技术股份公司