专利名称：制造绝缘层上硅的金属氧化物半导体场效应晶体管的方法
发明的背景1.发明的领域本发明涉及一种制造SOI(绝缘层上硅)MOSFET(金属氧化物半导体场效应晶体管)的方法，更具体地，本发明涉及一种制造具有降低与上半导体层(例如，有源半导体层)厚度的变化有关的电特性波动的SOI MOSFET的方法和一种MOS FET。
2.现有技术的描述通常公知的在SOI衬底如SOS(蓝宝石上硅)、SIMOX(通过氧的离子注入的硅隔离)和BSOI(粘接SOI)衬底上形成的MOSFETs具有低电压和高速操作的优点。除此之外，SOI MOSFETs优于在体硅衬底上形成的器件，在该硅衬底中用于SOI MOSFETs的配线区较小。
然而，SOI MOSFETs仅有三个端子(栅、漏和源)，而体硅MOSFETs具有四个端子(栅、漏、源和衬底)。由于这个原因，SOI MOSFETs在电特性特别是短沟道效应、漏/源截止电压、击穿等上低劣。
参照
图10(a)和10(b)，在体硅MOSFET中，寄生双极(NPN)晶体管的基极端依靠衬底并使衬底-源结反向。结果，如果在漏区附近产生雪崩离子电流Ii，那么在MOSFET的操作上寄生双极晶体管就有非常小的影响。
相反，参照图9(a)和9(b)，在一个SOI MOSFET中，寄生双极晶体管的基极端是浮置状态中的上半导体层。结果，在常规的操作中，在漏区附近产生的雪崩离子电流Ii作为寄生双极晶体管的基极电流产生正反馈效应，其结果减少短沟道效应和降低漏/源截止电压。在这种情况下，在相对厚的上半导体层中形成沟道区，沟道区表现为部分耗尽型模式，由于雪崩电离作用效应使输出特性产生所谓的扭曲效应。因此，SOI MOSFET的电特性就受到非常大的影响。
在此，扭曲是由于雪崩电离作用加速提高浮置衬底的电位、降低阈值电压并进一步引起漏电流增大而产生的主载流子的现象。因此SOIMOSFET的操作受到很大的影响。
为了实现自由扭曲效应的完全耗尽型的SOI，有一种技术形成比由栅电极感应的耗尽层更薄的上硅层。通常，如图11中所示，上硅层的完全耗尽需要调整上硅层的厚度和衬底中Na的掺杂浓度。
然而，从图11可以理解，完全耗尽型SOI晶体管的主要缺点是阈值电压Vth对上硅层的厚度敏感。
那就是，阈值电压表示为 ΔVthΔTsi≈q·NaCtox]]>其中，Vfbt为平带电压(位于上硅层的顶部)，Vfbb为平带电压(位于上硅层的底部)，Ctox为栅绝缘膜的电容，Na为衬底中的掺杂浓度，Tsi为上硅层的厚度，ΦF为费米能级以及Vsub为衬底电压。对于Na和栅绝缘膜的厚度的典型值，ΔVth/ΔTsi为大约10mV/nm。
阈值电压影响或与电参数如指数依赖阈值电压的OFF态电流有关，如在下列公式所示Idoff≌Io·W·10(-Vth/S)其中，W为晶体管的沟道宽度，当栅电压为0V时Io为常数(Io＝大约10-7A/μm)。
例如，如果阈值电压改变65mV，具有完全耗尽型SOI晶体管(在亚阈值区中的斜率S(S参数)为大约65mV/dec)的OFF电流就变化10倍。因此，控制阈值电压对于半导体器件的电特性是重要的。
在1995IEEE International SOI Conference Short Course中提出了采用恒定剂量方法用于抑制SOI MOSFET的阈值变化的方法。在恒定剂量方法中，在SOI衬底的上硅层上在剂量D＝Na×Tsi为常数的这种条件下进行离子注入。应当从公式(1)明白，其结果抑制了阈值电压Vth相对于上硅层的厚度Tsi的变化。这从图12所示的Tsi与Vth的关系中也清楚。
为了抑制Vth对Tsi的依赖，提出了部分耗尽型SOI和完全耗尽型SOI结合的方法，如图13所示(日本未审专利公开平6(1994)-268215)。在这种器件中，在上硅层中的沟道边缘11处的掺杂浓度高于沟道中心12处的浓度，因此，沟道边缘11就不完全耗尽而沟道中心12就完全耗尽。其结果，SOI晶体管的阈值电压就由沟道边缘处的掺杂浓度确定，该器件作为部分耗尽型器件操作。
USP5841170公开了一种SOI MOSFET，它的沟道区在源/漏方向具有不均匀的掺杂剖面。这种器件设计为具有掺杂浓度以致在沟道中心和沟道边缘两处实现完全耗尽。因此，这种器件在完全耗尽型模式中操作并且防止扭曲效应。
然而，尽管Vth对上硅层的厚度的依赖可以通过恒定剂量方法减低，但是未考虑短沟道效应和击穿现象。因为在沟道区上不均匀地实行掺杂浓度，所以短沟道效应就更容易引起发生。
由日本未审专利公开No.平6(1994)-268215提出的器件结构可以降低短沟道效应，但由于以部分耗尽型模式操作，因此器件更容易受扭曲效应和浮置衬底效应的影响。
由USP5841170提出的器件没有给出有关上硅层的厚度变化的电特性波动的任何考虑。
发明的概述本发明提供一种制造SOI MOSFET的方法，该SOI MOSFET包括在设置于绝缘衬底上的上半导体层中形成的第一导电类型的完全耗尽型的沟道区、夹置沟道区来形成的第二导电类型的源/漏区、和在沟道区之上插入有栅绝缘层形成的栅电极，该方法包括；通过与源/漏区相邻的沟道区的沟道边缘区的杂质浓度设置得高于沟道区的沟道中心区的杂质浓度来形成沟道区，并设置沟道中心区的阈值电压Vtho和沟道边缘区的阈值电压Vthedge，以致阈值电压Vtho相对于上半导体层的厚度的变化和阈值电压Vthedge的变化相对于上半导体层的厚度的变化是相反符号。
那就是，鉴于上述问题，本发明的一个目的是提供一种制造高可靠的SOIMOSFET的方法和这种高可靠的SOI MOSFET，通过有效地降低短沟道效应、击穿等并抑制上半导体层的厚度对SOI MOSFET的电特性的影响。
本发明的这些目的和其它目的将从以下给出的详细的描述中更加容易明白。然而，应当理解，当说明本发明的优选实施例时，给出详细的描述和具体的实施例仅用于说明，因为在本发明的精神和范围内各种变化和修改对本领域普通技术人员从该详细的描述中将变得明显。
附图的详细描述图1是说明根据本发明的实施例的SOI MOSFET的主要部分的剖面图；图2(a)和2(b)是说明的根据本发明的SOI MOSFET的沟道区中的掺杂浓度梯度的SOI MOSFET的主要部分的剖面图；图3是显示上硅层的厚度Tsi与阈值电压Vth之间的关系的示意图；图4(a)至4(c)是用于说明根据本发明的制造SOI MOSFET的制造步骤的SOI MOSFET的剖面图；图5是显示杂质离子的设计范围/上硅层的厚度与阈值电压之间的关系的示意图；图6是显示在不同的离子注入能量下的上硅层的厚度Tsi与阈值电压Vth之间的关系的示意图；图7是显示杂质离子的设计范围/上硅层的厚度与阈值电压的变化/上硅层的厚度的变化之间的关系的示意图；图8(a)和8(b)是显示上硅层的厚度与阈值电压Vth之间的关系的示意图；图9(a)和9(b)是现有技术的SOI MOSFET的剖面图和它的等效电路图；图10(a)和10(b)是现有技术的SOI MOSFET的剖面图和它的等效电路图；图11是显示上硅层的厚度Tsi与阈值电压Vth之间的关系的示意图；图12是显示由现有技术的恒定杂质方法形成的MOSFET中的上硅层的厚度Tsi与阈值电压Vth之间的关系的示意图；以及图13是现有技术的另一个MOSFET的剖面图。
优选实施例的描述本发明的SOI MOSFET形成在由绝缘衬底和上半导体层组成的SOI结构的衬底上，主要由第一导电类型的沟道区、第二导电类型的源/漏区和在沟道区上形成的插入有栅绝缘膜的栅电极组成。
本发明的SOI结构衬底的绝缘衬底可以是由完全绝缘的材料如蓝宝石、石英、玻璃、塑料等形成的衬底，或者是其中在支撑衬底上形成的埋层绝缘膜的衬底。这里，支撑衬底的实施例包括由元素半导体如硅、锗等制造的衬底和由化合物半导体如GaAs、InGaAs等制造的衬底。在这些衬底之中，优选单晶硅衬底或多晶硅衬底。埋层绝缘膜的实施例包括SiO2、SiN等的单层或多层薄膜。绝缘衬底的厚度可以适当地根据将制造的半导体器件的所需特性、当使用制造的半导体器件时将提供的电压以及其它进行选择，例如可以为大约50-1000nm，最好为大约80-500nm。
上半导体层典型地用于形成晶体管的作为有源层的半导体薄膜，并且可以由元素半导体如硅、锗等或化合物半导体如GaAs、InGaAs等形成。在这些材料之中，优选为硅薄膜。更具体地，硅薄膜由单晶硅形成。上半导体层的厚度可以适当地根据将制造的半导体器件的结构进行选择，但例如可以为大约10-1000nm，优选地为大约10-500nm，最好为大约20-70nm。
SOI结构衬底典型地可以由具有埋层绝缘层的支撑衬底和在支撑衬底上形成的上半导体层组成。然而，SOI结构衬底可以是由依次在支撑衬底上形成的第一埋层绝缘层、第一上半导体层、第二埋层绝缘层、第二上半导体层、...、组成的多层结构。可以采用的SOI结构衬底包括，例如，SIMOX(通过注入氧隔离)型衬底，其中由氧离子注入半导体衬底、热处理形成的埋层氧化薄膜作为半导体衬底中的第一绝缘层膜；BSOI(粘接SOI)衬底，其中粘接具有通过热氧化在其上形成的氧化膜的两个半导体衬底；SOI衬底，其中通过外延生长在半导体衬底上形成第一绝缘层和第一半导体层；通过将SOI衬底粘接到半导体衬底形成的称为粘接的多层SOI衬底，其中SOI衬底通过外延生长在半导体衬底上形成第一绝缘层和第一半导体层，其中半导体衬底通过热氧化或通过外延生长在它的表面形成氧化膜；以及多层SOI衬底，其中通过外延生长在半导体衬底上形成第一绝缘层、第一半导体层、第二绝缘层和第二半导体层。SOI结构衬底可以是在其上形成元件如晶体管、电容等或电路的衬底，器件隔离区可以是通过LOCOS(硅的局部氧化)隔离方法、沟槽隔离方法、STI(浅沟槽隔离)方法等在衬底上随意形成。在SOI结构衬底上可以形成一个或多个P型或N型阱。
本发明中的MOSFET可以是N沟道型或P沟道型或可以是两种类型。
MOSFET的第一导电类型的沟道区可以是P型或N型。沟道区具有沟道中心区和沟道边缘区。沟道边缘区位于沟道区的边缘，邻近此后描述的源/漏区，并具有比沟道中心区的杂质浓度更高的杂质浓度。换句话说，沟道区在源-至-漏方向具有非均匀的杂质浓度梯度。只要杂质浓度Na和Nb具有此后描述的关系，就不具体限制在沟道中心区的杂质浓度Nb和沟道边缘区的杂质浓度Na之间的差值，但可以是Na/Nb＝3至6左右。
在沟道中心区中，按所需的值设置沟道中心区的阈值电压Vtho以致阈值电压Vtho的变化相对于上半导体层的厚度Tsi的变化为正值或负值。在沟道边缘区中，按所需的值设置沟道边缘区的阈值电压Vthedge以致阈值电压Vthedge的变化相对于上半导体层的厚度Tsi的变化为负值或正值，那就是，沟道边缘区的阈值电压Vthedge的变化与沟道中心区的阈值电压Vtho的变化为相反的符号。更具体地，沟道中心区的阈值电压Vtho的变化和沟道边缘区的阈值电压Vthedge的变化优选地分别满足符号(ΔVtho/ΔTsi)＜0和符号(ΔVthedge/ΔTsi)＞0，或分别满足符号(ΔVtho/ΔTsi)＞0和符号(ΔVthedge/ΔTsi)＜0。
在具有这种沟道区的SOI MOSFET中，作为整体的沟道区的阈值电压Vth通过下列公式表示Vth＝Vtho+Vthedge(其中Vtho为沟道中心区的阈值电压，Vthedge为沟道边缘区的阈值电压)。
因此，优选地满足上述关系式并且符号(ΔVtho/ΔTsi)的绝对值几乎等于符号(ΔVthedge/ΔTsi)的绝对值。换句话说，整个沟道区的阈值电压Vth的变化相对于上半导体层的厚度Tsi的变化最好满足(ΔVtho/ΔTsi)≈0。(ΔVtho/ΔTsi)值几乎为0意指整个沟道区的阈值电压Vth的变化相对于上半导体层的厚度的变化几乎被消除了。作为整体的沟道区的阈值电压Vth的变化由器件的规格和它的制造工艺确定。通常，阈值电压Vth的变化由关于非相关参数的下列公式表示ΔVth≅(ΔVth/ΔTsi)2ΔTsi2+(ΔVth/ΔTox)2ΔTox2+(ΔVth/ΔL)2ΔL2]]>在这种情况下，变化的各种主要因素是Tsi、L和Tox。例如，考虑典型的晶体管具有L＝0.25μm，Tox＝5nm和Tsi＝50nm，就获得ΔL＝±0.7μm，ΔTox＝±0.5μm，ΔTsi＝50nm，ΔTsi/Tsi＜10％并且因此(ΔVth/ΔTsi)＜1mV/nm，该值非常小。
沟道中心区的横向长度为适合的SOI MOSFET的最小的栅极长度的大约一半、优选为大约2/5、最好为大约1/3。特别地，可以设计为大约0.01μm至0.4μm并优选为大约0.03μm至0.13μm。优选地，沟道中心区在纵深方向和在水平方向具有几乎均匀的杂质浓度。
沟道边缘区具有SOI MOSFET的最小栅极长度的适合的大约一半，优选为大约2/5，最好为大约1/3。特别地，可以设计为大约0.01μm至0.4μm并优选为大约0.03μm至0.13μm。优选地，沟道边缘区在纵深方向和在水平方向具有几乎均匀的杂质浓度。那是因为，如果沟道边缘区具有均匀的杂质浓度，阈值电压Vthedge就相对于上硅层的厚度Tsi线形变化。沟道边缘区可以具有不同的杂质浓度和不同的杂质浓度分布，但优选地，具有相同的杂质浓度和杂质浓度分布。
MOSFET的第二导电类型的源/漏区是与沟道区的导电类型相反的导电类型，并适合地具有大约1-10×1020离子/cm3的杂质浓度。源/漏区可以是LDD结构、DDD结构等。
MOSFET的栅绝缘膜，与常规的MOS晶体管的栅绝缘膜一样，可以由氧化硅薄膜、氮化硅薄膜、高介质薄膜(例如，Ti2O5)等等的单层薄膜或多层薄膜形成。按照SiO2，它的厚度可以为大约2-7nm。
MOSFET的栅电极，与常规的MOS晶体管的栅电极一样，可以由多晶硅；高熔点的金属如W、Ta、Ti、Mo等的硅化物；由上述硅化物和多晶硅形成的多化物(polycide)；其它金属等形成，其中厚度为大约150nm-300nm。栅电极的体积和形状并不具体地限制，可以从用于获得所需的参数的适合材料中选出。在栅电极的侧壁上可以形成侧壁衬垫。
为了形成上述的SOI MOSFET，那就是，为了实现在沟道区中的理想的杂质浓度梯度，杂质离子可以按注入能量注入以致浓度的峰值位于距表面的Rp(平均设计范围)并且Rp/Tsi为0.5或更低，最好为大约0.25。
本发明的SOI半导体器件可以采用常规的MOS工艺或CMOS技术形成或采用例如适合改进的用于制造上述SOI半导体器件的基础工艺的技术形成。在制造本发明的SOI MOSFET的方法中，除了用于形成上述杂质浓度梯度的步骤外，还可以按任选的顺序适当进行在半导体衬底或半导体层中阱的形成，接着阱的形成，掺杂到上半导体层中的杂质引入、源/漏区的形成、LDD区的形成和/或等等、侧壁衬垫的形成、内层绝缘膜的形成、在内层绝缘膜中接触孔的形成、导线层的形成、热处理等。
现在在下面详细地解释本发明的SOI MOSFET器件。
如图1、图2(a)和图2(b)中所示，在本发明的SOI MOSFET中，在SOI衬底4的上硅层3中形成到达埋层绝缘膜2的N型源/漏区10，该SOI衬底4由硅衬底1、埋层绝缘膜2和上硅层3组成。在源/漏区10之间的上硅层3上形成插入有栅绝缘膜7的栅电极8。在栅电极8之下，形成有包括中心区P2以及边缘区P1和P3的沟道区。调整区P2具有杂质浓度Nb(例如，大约5×1016离子/cm3)，调整区P1和P3具有杂质浓度Na(例如，大约3×1017离子/cm3)(参见图2(b))。
在这种SOI MOSFET中，如图3中所示，区P2的杂质浓度Nb对Vth起作用，它的梯度导致一旦上硅层变厚Vtho降低。在另一方面，区P1和P3的杂质浓度Na同样对Vth起作用，它的梯度导致一旦上硅层变厚Vthedge增加。因此，SOI MOSFET的总Vth几乎恒定。
如上所述，本发明的SOI MOSFET可抑制对上硅层的厚度的依赖。同样因为杂质浓度设置为Na＞Nb，所以降低了短沟道效应和击穿。
可以按以下方法制造具有这些特性的SOI MOSFET。
作为SOI衬底4，采用硅衬底1，在硅衬底1按顺序形成大约120nm厚度的埋层氧化薄膜2和大约50nm厚度的上硅层3。由通过LOCOS方法形成的器件隔离薄膜5限定MOSFET的有源区。上硅层3具有在完全耗尽型模式中允许的操作厚度。
然后，如图4(a)中所示，在上硅层3(50nm)上的MOSFET的有源区上进行沟道离子注入(背面注入)。在PMOSFET的情况下，例如，以10keV的注入能量、大约1-4×1012离子/cm3的磷离子6的剂量实行离子注入。因此，就能形成具有如图5所示的杂质浓度梯度(按注入)的沟道中心区P2，并且可能在沟道中心区中的水平方向获得基本上均匀的最终杂质浓度(大约～5×1016离子/cm3)。因为设计范围Rp为大约14nm，所以注入能量满足Rp/Tsi≈1/4。
然后，如图4(b)中所示，在上硅层3的整个表面上形成栅绝缘膜7，并通过常规工艺形成具有大约0.18μm的沟道长度的栅电极8。此后，采用栅电极8作为掩膜，在沟道边缘进行倾斜的离子注入。按两个步骤(通过旋转)，以大约30°的倾斜角度θ、大约70-90keV的注入能量、大约1-3×1012离子/cm3的磷离子9的剂量实行倾斜的离子注入。
结果，在沟道边缘就获得如图2(a)和2(b)所示的杂质浓度梯度。在图2(a)中所示的杂质浓度梯度，虚线表示注入处的杂质浓度梯度(大约5-6×1017离子/cm3)，实线表示最终的注入浓度梯度(大约3×1017离子/cm3)。形成沟道边缘区以至具有长度La＝0.06μm左右。确定长度La以满足用于完全耗尽型的工艺极限考虑的条件。
此后，如图4(c)中所示，利用栅电极8作为掩膜按大约20keV的注入能量、大约4×1015离子/cm3的剂量注入BF2离子以形成源漏区10。
因此制造出图1所示的SOIMOSFET。
在上述的实施例中，倾斜的离子注入类似于USP5841170中公开的用于形成非均匀杂质沟道。因此，正如在USP5841170中公开的一样，通过倾斜的离子注入的最终杂质浓度梯度能够降低短沟道效应和击穿。进一步讲，通过将沟道离子注入和注入到沟道边缘之中的离子注入两者优化，就可以降低由于上硅层的厚度的变化引起的晶体管的电特性的波动。
与沟道离子注入有关，图6示出上硅层的厚度Tsi和总的阈值电压Vth之间的关系，在此情况下通过改变上硅层的厚度和离子注入能量实行离子注入。在图6中，按10keV(由实线表示)、20keV(由虚线表示)和40keV(由长短交替的破折号线表示)的注入能量注入磷离子。图7示出阈值电压的变化和上硅层的厚度变化之间的关系，例如，SOI MOSFET的ΔVth/ΔTsi作为上硅层的厚度的函数。在图7中，按40keV、30keV、20keV、和12keV的注入能量注入离子。
根据图6和图7，如果注入能量为40keV，因为Rp为大约49nm，所以阈值电压的变化相对于上硅层的厚度的变化(ΔVth/ΔTsi)最大，大约17mV/nm。在另一方面，如果注入能量小(例如，Rp小)，那么ΔVth/ΔTsi几乎变为0。特别是，如果Rp为1/4或小于上硅层的厚度，那么ΔVth/ΔTsi就为负值。
进一步讲，通过改变用于上硅层的厚度的杂质离子注入条件和上硅层的厚度，观测与上半导体层的厚度有关的SOI MOSFET的总的阈值电压Vth的变化。结果显示在图8(a)和8(b)中。
根据图8(a)，在此情况下，通过常规的制造方法形成SOI MOSFET，ΔVth/ΔTsi为大约18mV/nm，该值为E＝40keV处(图8(a)中的实心圆)的大的数值。
在另一方面，如果Rp/Tsi为大约0.6，ΔVth/ΔTsi提高到E＝25keV处(图8(a)中的空心圆)的大约7mV/nm。
如图8(b)中所示，如果Rp≈Tsi/4，ΔVth/ΔTsi为E＝12keV处的大约0.2mV/nm。就能抑制与上半导体层的厚度的变化有关的Vth波动。
根据本发明，设置沟道中心区的阈值电压Vtho和沟道边缘区的阈值电压Vthedge以致与上半导体层的厚度的变化有关的Vtho的变化和与上半导体层的厚度的变化有关的Vthedge的变化为相反的符号。因此，当降低上半导体层的厚度在电特性上的影响时，该影响导致制造高可靠的SOI MOSFET，就可以有效的降低短沟道效应和击穿。
特别地，在下列情况下，可以有效地抑制由于上半导体层的厚度的变化引起的阈值电压的改变，这些情况是与上半导体层的厚度Tsi的变化有关的沟道中心区和沟道边缘区的阈值电压的变化满足符号(ΔVtho/ΔTsi)＜0和符号(ΔVthedge/ΔTsi)＞0，或符号(ΔVtho/ΔTsi)＞0和符号(ΔVthedge/ΔTsi)＜0，以及与上半导体层的厚度Tsi的变化有关的整个沟道区的阈值电压Vth的变化满足ΔVth/ΔTsi≈0；或者，通过注入第一导电类型的离子，沟道边缘区在上半导体层的深度方向上具有恒定的杂质浓度并且其横向长度为最小沟道长度的1/3或以下，形成沟道中心区以具有在设计范围Rp处的峰值浓度，该沟道中心区的深度为上半导体层的厚度Tsi的一半或以下；或者，通过注入第一导电类型的离子，以及沟道边缘区的横向长度为最小的沟道长度的1/3或以下，沟道中心区在上半导体层的深度方向具有恒定的杂质浓度，形成沟道边缘区以具有在设计范围Rp处的峰值浓度，该沟道边缘区的深度为上半导体层的厚度Tsi的一半或以下。
因为本发明的方法与常规的制造半导体的方法可兼容，以致能抑制阈值电压的波动，和不用增加复杂的制造步骤就能提高生产裕量和产量。此外，电特性的波动的降低提高了器件的操作裕量并简化器件的设计。因此，能简化制造工艺并降低产品成本。
权利要求
1.一种制造SOI MOSFET的方法，该MOSFET包括在设置于绝缘衬底上的上半导体层中形成的第一导电类型的完全耗尽型的沟道区、夹置沟道区来形成的第二导电类型的源/漏区、和在沟道区之上插入有栅绝缘层形成的栅电极，该方法包括；通过与源/漏区相邻的沟道区的沟道边缘区的杂质浓度设置得高于沟道区的沟道中心区的杂质浓度来形成沟道区，并设置沟道中心区的阈值电压Vtho和沟道边缘区的阈值电压Vthedge，以致阈值电压Vtho相对于上半导体层的厚度的变化和阈值电压Vthedge的变化相对于上半导体层的厚度的变化是相反符号。
2.权利要求1的方法，其特征在于沟道中心区和沟道边缘区的阈值电压的变化相对于上半导体层的厚度Tsi的变化满足符号(ΔVtho/ΔTsi)＜0和符号(ΔVthedge/ΔTsi)＞0，并且沟道区的阈值电压Vth的变化作为整体满足ΔVth/ΔTsi≈0。
3.权利要求1的方法，其特征在于沟道中心区和沟道边缘区的阈值电压的变化相对于上半导体层的厚度Tsi的变化满足符号(ΔVtho/ΔTsi)＞0和符号(ΔVthedge/ΔTsi)＜0，并且沟道区的阈值电压Vth的变化作为整体满足ΔVth/ΔTsi≈0。
4.权利要求2的方法，其特征在于沟道区的形成包括通过注入第一导电类型的离子形成沟道中心区和形成沟道边缘区，该沟道中心区在上半导体层的厚度Tsi的一半或以下的深度处具有峰值浓度，该沟道边缘区在上半导体层的深度方向上具有恒定的杂质浓度并具有沟道区长度的1/3或以下的横向长度。
5.权利要求3的方法，其特征在于沟道区的形成包括通过注入第一导电类型的离子形成沟道中心区和通过注入第一导电类型的离子形成沟道边缘区，该沟道中心区在上半导体层的深度方向上具有恒定的杂质浓度，该沟道边缘区在上半导体层的厚度Tsi的一半或以下的深度处具有峰值浓度并具有沟道区长度的1/3或以下的横向长度。
6.权利要求1的方法，其特征在于沟道区的形成包括通过注入第一导电类型的离子来形成，以致在沟道中心区中的杂质浓度Nb和在沟道边缘区中的杂质浓度Na满足Na/Nb＝3-6。
全文摘要
一种制造SOI MOSFET的方法,该MOSFET包括在设置于绝缘衬底上的上半导体层中形成的第一导电类型的完全耗尽型的沟道区、夹置沟道区来形成的第二导电类型的源/漏区,在沟道区之上插入有栅绝缘层形成的栅电极,该方法包括通过与源/漏区相邻的沟道区的沟道边缘区的杂质浓度设置得高于沟道区的沟道中心区的杂质浓度来形成沟道区,并设置沟道中心区的阈值电压Vtho和沟道边缘区的阈值电压Vth
文档编号H01L27/08GK1369903SQ0210771
公开日2002年9月18日 申请日期2002年2月2日 优先权日2001年2月2日
发明者A·O·阿丹 申请人:夏普公司