专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别是，涉及把隧道磁阻效应器件(TMRTunneling Magneto Resistive)用作存储器件的磁存储装置(MRAMMagnetic Random Access Memory)。
背景技术：
近年来，提出了作为信息存储器件，利用磁阻效应的MRAM(MRAMMagnetic Random Access Memory)的存储单元。期待着该MRAM今后向兼备非易失性、高集成度、高可靠性、高速工作的存储器发展。
就磁阻效应器件来说，大家都知道主要有GMR(Giant MagnetoResistive大功率磁阻)器件等二种器件。GMR器件由2层的强磁性层和夹入这两层强磁性层的导体构成，该导体的电阻具有随上下强磁性层的自旋方向而变化的效应。然而，GMR器件的MR(Magneto Resistive)比低于10％以下，因而难以确保读出容限。另一方面，TMR器件由2层的强磁性层和夹入这两层强磁性层的绝缘体构成，该绝缘体的隧道电阻具有随上下强磁性层的自旋方向而变化的效应。该TMR器件中，现在能够确保50％以上MR比。
图24到图26是具有现有技术TMR器件的代表性半导体存储装置，并示出该半导体存储装置的存储单元部的单元构造。
图24A表示按照第1现有技术的半导体存储装置平面图。图24B表示沿图25A的XXIVB-XXIVB线的半导体存储装置剖面图。按照该第1现有技术的半导体存储装置是一种把MOS晶体管当作连接TMR器件上的开关器件的构造。
如图24A、图24B所示，矩阵状配置多条互相垂直位线13和写入字线14，各个按交叉点型配置TMR器件11。该TMR器件11通过上部电极(未示出)连到位线13，介以下部电极70和接触层38连到MOS晶体管35。而且，该MOS晶体管35的栅电极33变成了读出字线。在这里，TMR器件11是由连到下部电极70的强磁性层的磁化固着层41、通过上部电极连到位线13的强磁性层的磁记录层43、及夹入这些磁化固着层41与磁记录层43间的非磁性层的隧道结层42构成。
这样的半导体存储装置中，进行信息的写入·读出工作如下。
磁化固着层41的磁化反转阈值比磁记录层43要高。因此，一般在写入工作中，磁化固着层41的磁化方向不会反转，只是磁记录层43的磁化方向反转。而且，将信息写入任意选择单元时，由于反转磁记录层43的磁化方向，将TMR器件11内‘1’、‘0’信息两者之一的状态写入选择单元。这时，如果把信息写入任意的选择单元，就需要利用最低2条写入线(位线13、字线14)，仅仅使其2条写入线的交叉点的磁记录层43磁化方向反转。
另一方面，磁记录层43的磁化方向变成了与磁化固着层41的磁化方向相同时，隧道结层42的电阻将降到最低，相反两者的磁化方向变成相反时，隧道结层42的电阻将升到最高。于是，从外侧夹着TMR器件11，介以上部电极和下部电极70，在从上下配置的2条布线贯通TMR器件11的方向通过流动电流，读取隧道结层42的电阻变化。因此，可能判定‘1’、‘0’的信息存储状态，并读出信息。
图25A表示按照第2现有技术的半导体存储装置平面图。图25B表示沿图24A的XXVB-XXVB线的半导体存储装置剖面图。按照该第2现有技术的半导体存储装置是使用整流器件(例如PN结二极管)12当作连到TMR器件11的开关器件的构造，是实现交叉点型单元可能的简单构造。该构造中，用于向磁记录层43写入信息的写入布线和用于读出信息的读出布线都是共同的，只用字线14和位线13到条布线进行信息的写入·读出工作。这时，使PN结二极管12的整流作用活动，需要分别控制字线14和位线13上外加偏压，使其可以只对选择单元进行信息的写入·读出。
图26A表示按照第3现有技术的半导体存储装置平面图。图26B表示沿图26A的XXVIB-XXVIB线的半导体存储装置剖面图。按照该第3现有技术的半导体存储装置具有与第2现有技术的半导体存储装置同样的交叉点型的构造，但是不用整流器件类。该构造不用整流器件部分，工艺和构造也变得简单。然而，照样在读出时，选择单元以外的单元上也流过电流，因而读出工作方面需要想办法。即，该单元中，利用读出字线14b和写入字线14a到的2条将信息写入选择的单元内，利用位线13和读出字线14b的2条读出选择单元的信息。这样，只有读出线和写入线之中1条共用，合计3条布线对单元进行存取。
在以上这种现有技术的半导体存储装置，如图27所示，由存储单元部10和控制该存储单元部10的外围电路部20构成。该外围电路部20配置在存储单元部10的外侧区域，而且存储单元部10内没有配置TMR器件11和开关器件。
因此，如图24B所示，按照第1现有技术的半导体存储装置中，存储单元部10内存在活动的空间45。并且，如图25B、图26B所示，第2、第3现有技术的半导体存储装置中，存储单元部10的下部区域存在的半导体衬底30表面不是全面器件隔离区32，存在着没有活动的空隙。这样，这些空间45成为MRAM搭载芯片面积进一步缩小的障碍。
发明内容
本发明的第1方面，在具备存储单元部和外围电路的半导体存储装置中，存储单元部包括第1磁阻效应器件，和与该第1磁阻效应器件成对配置在每一个单元、并将数据写入第1磁阻效应器件或从第1磁阻效应器件读出数据的第1电路；外围电路部包括控制第1电路的第2电路和该第2电路的至少一部分配置在存储单元部的下部区域。
本发明的第2方面，在具备存储单元部、外围电路和逻辑电路的半导体存储装置中，存储单元部包括第1磁阻效应器件，与该第1磁阻效应器件成对配置在每一个单元、并将数据写入第1磁阻效应器件或从第1磁阻效应器件读出数据的第1电路；外围电路部包括控制第1电路的第2电路；逻辑电路部包括第3电路，该第3电路的至少一部分配置在存储单元部的下部区域。
图1表示本发明第1实施例半导体存储装置的存储单元部平面图。
图2表示本发明第1实施例半导体存储装置的外围电路部平面图。
图3是沿图1、图2的III-III线的半导体存储装置剖面图。
图4A表示本发明各实施例的1重隧道结构造的TMR器件剖面图。
图4B表示本发明各实施例的1重隧道结构造的另一TMR器件剖面图。
图5A表示本发明各实施例的2重隧道结构造的TMR器件剖面图。
图5B表示本发明各实施例的2重隧道结构造的另一TMR器件剖面图。
图6A表示现有技术的MRAM芯片平面图。
图6B表示本发明第1实施例的MRAM芯片平面图。
图7A表示沿图6A的VIIA-VIIA线的现有MRAM芯片剖面图。
图7B表示沿图6A的VIIA-VIIA线的第1实施例MRAM芯片剖面图。
图8表示本发明第2实施例半导体存储装置的存储单元部平面图。
图9表示本发明第2实施例半导体存储装置的外围电路部平面图。
图10是沿图8、图9的X-X线的半导体存储装置剖面图。
图11A表示本发明第3实施例半导体存储装置的半导体存储装置平面图。
图11B表示沿图11A的XIA-XIA线的半导体存储装置剖面图。
图12表示现有技术的MRAM芯片平面图。
图13A表示沿图6A的XIIIA-XIIIA线的现有MRAM芯片剖面图。
图13B表示第3实施例MRAM芯片剖面图。
图14表示现有技术存储器混装的LSI芯片布局示意平面图。
图15A、15B表示本发明第3实施例存储器混装的LSI芯片布局示意平面图。
图16是图15A的逻辑部近旁示意剖面图。
图17本发明第4实施例半导体存储装置的剖面图。
图18表示本发明第5实施例半导体存储装置的剖面图。
图19表示沿图18的XIX-XIX线的半导体存储装置剖面图。
图20表示沿图18的XX-XX线的半导体存储装置剖面图。
图21表示本发明第6实施例半导体存储装置沿位线的剖面图。
图22表示本发明第6实施例半导体存储装置沿字线的剖面图。
图23表示本发明第7实施例半导体存储装置的剖面图。
图24A表示第1现有技术的半导体存储装置平面图。
图24B是沿图24A的XXIVB-XXIVB线的半导体存储装置剖面图。
图25A表示第2现有技术的半导体存储装置平面图。
图25B是沿图25A的XXVB-XXVB线的半导体存储装置剖面图。
图26A表示第3现有技术的半导体存储装置平面图。
图26B是沿图26A的XXVIB-XXVIB线的半导体存储装置剖面图。
图27表示现有技术的半导体存储装置平面图。
具体实施例方式
本发明的实施例是有关隧道磁阻效应器件(TMRTunnelingMagneto Resistive)用作存储器件的磁存储装置(MRAMMagneticRandom Access Memory)。该MRAM中，已经成为矩阵状配置多个具备TMR器件的存储单元的存储单元阵列构造，并在该存储单元阵列的周围设置译码器和读出电路等的外围电路部，对任意的单元通过随机进行存取，今年感进行信息的写入·读出工作。
下面，参照
本发明的实施例。在本说明的时候，全图范围，对共同的部分标上共同的参照符号。
第1实施例的半导体存储装置是组合TMR器件和PN结二极管，1个TMR器件+1个二极管型的单元构造。
图1表示本发明第1实施例半导体存储装置的存储单元部平面图。图2表示本发明第1实施例半导体存储装置的外围电路部平面图。图3表示沿图1、图2的III-III线的半导体存储装置的示意性的剖面图。
如图1、图3所示，第1实施例半导体存储装置的存储单元部10由TMR器件11、PN结二极管12、位线13及字线14构成。该存储单元部10中，矩阵状周期性配置位线13和字线14，使其互相垂直，并在这些位线13和字线14的各个交点配置TMR器件11。与该TMR器件11成对，在每个单元配置PN结二极管12，该PN结二极管12连到TMR器件11和字线14。
如图2、图3所示，第1实施例半导体存储装置的外围电路部20一部分配置在存储单元部10的下部区域。
例如，如图2所示，将外围电路部20的列系电路一部分配置在存储单元部10的下部区域，将外围电路部20的行系电路配置在存储单元部10的外部区域。即，在存储单元部10的下部区域，配置列系电路的位线驱动晶体管21、电源布线和接地布线22、列地址线23、及列译码器24。另一方面，在存储单元部10的外部区域，配置列系电路的读出放大器25、行系电路的字线驱动晶体管26、行译码器27、及行地址布线28。
具体点说，如图3所示，半导体衬底30上形成器件区域31和器件隔离区32。该器件区域31的半导体衬底30上边形成栅电极33，并且在夹住该栅电极33的器件区域31内形成源/漏扩散层34。由此，形成MOS晶体管35，该MOS晶体管35成为例如位线驱动晶体管21。并且，半导体衬底30上的层间绝缘膜36内形成布线层37，该布线层37将变成例如电源布线和接地布线22。而且，以第1接触层38连接该布线层37和源/漏扩散层34，用第2接触层39连接布线层37和字线14。因而，电源布线和接地布线22把电位加到位线驱动晶体管21，该位线驱动晶体管21发生写入电流。并且，在伸向存储单元部10外侧的字线14上连接‘1’、‘0’判定用的读出放大器25。
另外，外围电路部20的一部分虽然也可以配置在存储单元部10与外围电路部20边界附近存储单元部10的下部区域，然而为了更加提高缩小芯片面积的效果，如图3所示，理想的是与其配置在存储单元部10与外围电路部20的边界附近，不如进而配置在存储单元部10内侧的下部区域。例如，将外围电路部20的一部分，配置在距存储单元部10与外围电路部20的边界附近，存储单元部10的一个单元以上内侧的存储单元部10下部区域。即，距存储单元部10与外围电路部20的边界附近，横跨几个单元，在存储单元部10的下部区域配置外围电路部20的一部分。
其次，说明有关TMR器件11的构造。该TMR器件11由磁化固着层(磁性层)、隧道结层(非磁性层)、磁记录层(磁性层)的至少3层构成。而且，TMR器件11变成以下所示的1重隧道结构造或2重隧道结构造，其中之一的构造也行。
图4A、图4B表示1重隧道结构造的TMR器件剖面图。以下，说明1重隧道结构造的TMR器件11。
图4A中所示的TMR器件11是由顺序层叠模板101、初始强磁性层102、反强磁性层103的磁化固着层41，该磁化固着层41上边形成的隧道结层42，及该隧道结层42上边顺序层叠自由强磁性层105和接点层106的磁记录层43构成。
同样，图4B中所示的TMR器件11是由顺序层叠模板101、初始强磁性层102、反强磁性层103、强磁性层104′、非磁性层107、及强磁性层104″的磁化固着层41，该磁化固着层41上边形成的隧道结层42，该隧道结层42上边顺序层叠强磁性层105′、非磁性层107、强磁性层105″、及接点层106磁记录层43构成。
另外，该图4B示出的TMR器件11中，由于导入磁化固着层41内包括强磁性层104′、非磁性层107、强磁性层104″的3层构造和磁记录层43内包括强磁性层105′、非磁性层107、强磁性层105″的3层构造，因此比图4A所示TMR器件11还能抑制强磁性内部磁极的发生，能够提供更适合微细化的单元构造。
图5A、图5B表示2重隧道结构造的TMR器件剖面图。以下，说明2重隧道结构造的TMR器件11。
图5A所示的TMR器件11是由顺序层叠模板101、初始强磁性层102、反强磁性层103、基准强磁性层104的第1磁化固着层41a，在该第1磁化固着层41a上边第1隧道结层42a，在该第1隧道结层42a上边形成的磁记录层43，在该磁记录层43上边形成的第2隧道结层42b，以及在该第2隧道结层42b上边顺序层叠基准强磁性层104、反强磁性层103、初始强磁性层102、接点层106的第2磁化固着层41b而构成。
图5B所示的TMR器件11是由顺序层叠模板101、初始强磁性层102、反强磁性层103、基准强磁性层104的第1磁化固着层41a，该第1磁化固着层41a上边形成的第1隧道结层42a，第1磁化固着层41a上边形成的第1隧道结层42a，该第1隧道结层42a上边顺序层叠由强磁性层43′、非磁性层107、强磁性层43″的3层构造的磁记录层43，该磁记录层43上边形成的第2隧道结层42b，该第2隧道结层42b上边顺序层叠强磁性层104′、非磁性层107、强磁性层104″、反强磁性层103、初始强磁性层102、接点层106的第2磁化固着层41b而构成。
另外，该图5B所示的TMR器件11中，由于导入构成磁记录层43的强磁性层43′、非磁性层107、强磁性层43″的3层构造和第2磁化固着层41b内包括强磁性层104′、非磁性层107、强磁性层104″的3层构造，所以比图5A所示TMR器件11还能抑制强磁性内部磁极的发生，能够提供更适合微细化的单元构造。
因为采用这样的2重隧道结构造的TMR器件11，与采用1重隧道结构造的TMR器件11的情况比较，施加同样外部偏压时的MR比(‘1’状态、‘0’状态的电阻变化率)恶化少，可在更高偏压下工作。即，对单元内的信息向外部读出时变得有利。
这种1重隧道结构造或2重隧道结构造的TMR器件11，使用以下的材料形成。
关于磁化固着层41、41a、41b和磁记录层43的材料，可以使用例如，Fe、Co、Ni或它们的合金、自旋极化率大的四氧化三铁、CrO2、RXMnO3-y(R稀土类，XCa、Ba、Sr)等的氧化物以外，使用NiMnSb、PtMnSb等的磁性合金。并且，关于其磁性体，只要不失去强磁性就可以，也可以多少含有Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nb等的非磁性元素。
关于构成磁化固着层41、41a、41b一部分的反强磁性层103材料，可以使用Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO、Fe2O3等。
关于隧道结层42、42a、42b的材料，可以使用Al2O3、SiO2、MgO、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3等的各种电介质。这些电介质中，就是存在氧、氮、氟缺损也无妨。
图6A表示现有技术的MRAM芯片平面图。图6B表示本发明第1实施例的MRAM芯片平面图。图7A表示沿图6A的VIIA-VIIA线的现有MRAM芯片剖面图。图7B表示沿图6A的VIIA-VIIA线的第1实施例MRAM芯片剖面图。
按照上述第1实施例，在存储单元部10的下部区域配置外围电路部20的一部分电路。为此，只有在存储单元部10的下部区域配置的外围电路部20的电路部分，可以缩小外围电路部20的表面面积。其结果，可以缩小MRAM芯片的面积。
就是，如图6A所示，MRAM芯片大致可分类为存储单元部10和外围电路部20。如图7A所示，存储单元部10的下部区域存在没有怎么使用的空间45。于是，按照第1实施例，如图7B所示，在以往存在着空间45的存储单元部10下部区域，配置外围电路部20的一部分电路。因此，有效运用存储单元部10的下部区域，如图6B所示，可以缩小MRAM芯片的面积。
并且，配置于存储单元部10下部区域的外围电路部20的电路，可以利用用于外围电路形成的层。从而，由于配置的区域不同，不需要变更层面，不需要增加工艺，也不担心增加成本。
另外，配置于存储单元部10下部区域的外围电路部20电路不限于图2所示的电路，也可以在存储单元部10下部区域，配置存储单元部10的外部区域上配置的读出放大器25或字线驱动晶体管26等写入布线氧驱动器。
第2实施例的半导体存储装置是只采用TMR器件和写入·读出布线的TMR器件型单元构造。
图8表示本发明第2实施例半导体存储装置的存储单元部平面图。图9表示本发明第2实施例半导体存储装置的外围电路部平面图。图10表示沿图8、图9的X-X线的半导体存储装置示意性剖面图。
如图8、图10所示，第2实施例半导体存储装置的存储单元部10是由TMR器件11、位线13、写入字线14a和读出字线14b构成。该存储单元部10中，矩阵状周期性配置位线13和写入字线14a使其互相垂直，并在这些位线13与写入字线14a的各个交点，配置TMR器件11。并且，这样配置读出字线14b，使其与位线13离开间隔，且跟写入字线14a垂直。
如图9、图10所示，在存储单元部10的下部区域，配置第2实施例半导体存储装置的一部分外围电路部20。
例如，如图9所示，将外围电路部20的一部分列系电路配置在存储单元部10的下部区域，将外围电路部20的行系电路配置在存储单元部10的外部区域。就是，把列系电路的位线驱动晶体管21、电源布线和接地布线22、列地址线23、列译码器24配置在存储单元部10的下部区域。另一方面，把行系电路的读出放大器25、行系电路的字线驱动晶体管26、行译码器27、行地址布线28配置在存储单元部10的外部区域上。
具体点说，如图10所示，在半导体衬底30上形成器件区域31和器件隔离区32。该器件区域31的半导体衬底30上边，形成栅电极33。在夹着该栅电极33的器件区域31内，形成源/漏扩散层34。由此，形成MOS晶体管35，而该MOS晶体管35将变成例如位线驱动晶体管21。并且，半导体衬底30上的层间绝缘膜36内形成布线层37，而该布线层37将变成电源布线和接地布线22。而且，该布线层37和源/漏扩散层34用第1接触层38进行连接，布线层37和读出字线14b用第2接触层39进行连接。于是，电源布线和接地布线22将电位传递给位线驱动晶体管21，使该位线驱动晶体管21发生写入电流。并且，伸向存储单元部10外侧的位线13上，连接有‘1’、‘0’判定用的读出放大器25。
还有，与第1实施例同样，离开存储单元部10与外围电路部20的边界附近，跨过几个单元，在存储单元部10的下部区域，配置一部分外围电路部20。
按照上述第2实施例，可以达到与第1实施例同样的效果。
进而，在第2实施例中，没有给每个TMR器件11设置读出用的开关器件，因而存储单元部10的下部区域要比第1实施例增加。因此，在存储单元部10的下部区域，可以比第1实施例时配置更多的外围电路部20的电路。于是，会进一步缩小外围电路部20的表面面积，进而会缩小MRAM芯片的面积。
另外，与第1实施例同样，在存储单元部10的下部区域配置的外围电路部20的电路不限定于图9所示的电路，也可以在存储单元部10的下部区域，配置在存储单元部10的外部区域上配置的读出放大器25或字线驱动晶体管26等的写入用驱动器。
第3实施例是把本发明应用于MRAM混装逻辑电路的例子，并以存储单元部的下部区域配置一部分逻辑电路为特征。
图11A表示本发明第3实施例的半导体存储装置平面图。图11B表示沿图11A的XIB-XIB线的半导体存储装置剖面图。
如图11A、图11B所示，MRAM混装芯片是用存储单元部10、外围电路部20和逻辑电路部50构成。而且，将逻辑电路部50的第1逻辑电路部50a配置在存储单元部10的外部区域，逻辑电路部50的第2逻辑电路部50b则配置在存储单元部10的下部区域。
还有，逻辑电路部50的第2逻辑电路部50b，与第1实施例的外围电路部20同样，从存储单元部10与逻辑电路部50的边界附近，跨过几个单元，配置在存储单元部10的下部区域。
图12表示现有技术的MRAM芯片平面图。图13A表示沿图12的XIIIA-XIIIA线的现有MRAM芯片剖面图。图13B表示本发明第1实施例的MRAM芯片剖面图。
按照上述第3实施例，在存储单元部10的下部区域，配置逻辑电路部50的一部分(第2逻辑电路部50b)。因此，在存储单元部10的下部区域配置的只是第2逻辑电路部50b的部分。其结果，可以缩小MRAM芯片的面积。
就是，如图12所示，MRAM芯片大致分开，可分类为存储单元部10和逻辑电路部50。如图13A所示，现在，存储单元部10的下部区域存在着没有什么使用的空间45。于是，按照第3实施例，如图13B所示，在现有的空间45存在的存储单元部10下部区域，配置逻辑电路部50的一部分电路(第2逻辑电路部50b)。因此，有效运用存储单元部10的下部区域，就可能缩小MRAM芯片的面积。进而，也可以等效地增加逻辑电路部50的电路。
另外，第3实施例中，在存储单元部10的下部区域，虽然只是配置逻辑电路部50的一部分，但是也可以与部分外围电路部20合起来进行配置。
以下，举一个例子，具体地说明第3实施例的芯片布局。图14是表示现有技术的混装存储器的LSI芯片布局示意性平面图。图15A、15B是表示本发明第3实施例的混装存储器的LSI芯片布局示意性剖面图。图16表示图15A的逻辑部近旁的示意性剖面图。
如图14所示，混装存储器的LSI芯片由MPU部分、SDRAM部分、模拟部分、逻辑部、以及DRAM部分构成。而且，如图15A所示，第3实施例的混装MRAM的LSI芯片，把图14的DRAM部分置换为MRAM，并在该MRAM部分的下部区域等配置MPU部分或逻辑部。就是，如图16所示，采用多层布线技术，形成CMOS和多层布线以后，形成MRAM单元阵列和电源线·总线的这种布线。因此，在MRAM部分的下部区域，变成可能形成逻辑部或MPU部分这样的随机逻辑电路。其结果，大幅度缩小形成芯片面积。
另外，如图15所示，通过把SDRAM置换为MRAM，并应用第3实施例的技术，也可以将MRAM部分与逻辑部组合起来。这时，可能进一步缩小芯片面积。
第4实施例是与第2实施例同样的单元构造，外围电路部也形成存储单元部的TMR器件，利用该外围电路部的TMR器件作为接触层。
图17表示本发明第4实施例的半导体存储装置剖面图。该图17表示存储单元部10与外围电路部20的边界附近的情况。
如图17所示，与第2实施例同样，存储单元部10是由TMR器件11、位线13、写入字线14a、以及读出字线14b构成。
另一方面，将外围电路部20的一部分配置在存储单元部10的下部区域，外围电路部20的其它部分，在与存储单元部10相同层面形成布线。即，在半导体衬底30上边形成MOS晶体管35，并在MOS晶体管35的源/漏扩散层34上连接第1接触层61。该第1接触层61上连接第1布线层62a，并在读出字线14b下面，配置与该第1布线层62a分开的一部分第2布线层62b。即，从存储单元部10的下部区域向存储单元部10的外部区域，引出第2布线层62b。该引出的第2布线层62b介以第2接触层63，连到第2布线层64，该第2布线层64介以第3接触层65，连到第3布线层66，该第3布线层66介以第4接触层67，连到第4布线层68。
在这里，外围电路部20的各布线层64、66、68都是由存储单元部10的各布线层14b、13、14a的一部分构成。并且，第4接触层67是由存储单元部10的TMR器件11一部分构成。从而，在分别与存储单元部10的读出字线14b、位线13、TMR器件11、写入字线14a相同层面上，形成外围电路部20的第2布线层64、第3布线层66、第4接触层67、以及第4布线层68。
另外，一般地说TMR器件11的电阻为1kΩ·μm2左右，然而也可能降低到例如100Ω·μm2或10Ω·μm2左右。因此，把表面积大约1μm2的TMR器件11，例如100个并联的情况下，获得100Ωμm2×100＝1Ω，10Ωμm2×100＝0.1Ω。这样，可以分别降低TMR器件11的电阻。因此，可以充分运用TMR器件11作为接触层。
按照上述第4实施例，可以达到与上述第2实施例同样的效果。
进而，至于外围电路部20，利用TMR器件11作为接触层的一部分(第4接触层67)。因此，不会增加工艺步骤，可以运用位于存储单元部10的最上层的写入字线14a、TMR器件11、位线13、及读出字线14b等作为外围电路的一部分。因而，可以大幅度提高外围电路布局的自由度。
另外，第4实施例存储单元部10并不限定于第2实施例的构造，例如也可以采用将第1实施例那样的TMR器件和PN结二极管组合起来的1个TMR器件+1个晶体管型的单元构造。
第5实施例的半导体存储装置是组合TMR器件和MOS晶体管的1个TMR器件+1个二极管型的单元构造。
图18表示本发明第5实施例的半导体存储装置平面图。图19表示沿图18的XIX-XIX线的半导体存储装置剖面图。图20表示沿图18的XX-XX线的半导体存储装置剖面图。
如图18所示，第5实施例的MRAM芯片布局是在芯片上边配置多个存储单元部10，而在这些存储单元部10的端部配置外围电路部20的列译码器24和行译码器27。而且，沿行方向配置连到列译码器24的多条行地址布线28。这些列地址线23和行地址布线28横跨多个存储单元部10，分别连到这些存储单元部10多条(例如4条或8条)的位线或字线(图未示出)上。
如图19所示，第5实施例半导体存储装置的存储单元部10由TMR器件11、位线13、字线14、及MOS晶体管35构成。该存储单元部10中，使其互相垂直矩阵状周期性配置位线13和字线14，并在位线13于字线14的各个交点，配置TMR器件11。与该TMR器件11成对，每个单元都配置MOS晶体管35，该MOS晶体管35通过第1、第2接触层38、39，布线层37，下部电极70连到TMR器件11。
如图19、图20所示，将第5实施例半导体存储装置的一部分外围电路部20(例如，行地址布线28、列地址线23)配置在存储单元部10的间隙内。即，与存储单元部10的例如字线14同时形成行地址布线28，而且配置在位线13型的间隙内。并且，与存储单元部10的例如布线层37同时形成列地址布线23，而且配置在字线14型的间隙内。而且，把连到TMR器件11的位线13配置在构成LSI布线层的最上层。
上述第5实施例半导体存储装置的写入·读出工作实行如下。
首先，把信息写入任意的单元时，用行地址布线28选择字线14，用列地址线23选择位线13。按照该选定的字线14和位线13，选择写入信息的单元，把‘0’或‘1’的数据写入该选择单元的TMR器件11。该写入的数据种类(‘0’或‘1’)由流过字线14的电流极性决定。
另一方面，读出任意单元的信息时，使连接选择单元的单元选择晶体管35的栅电极33变成ON。因此，读出电流按位线13～TMR器件11～下部电极70～第2接触层39～布线层37～接触层38～单元选择晶体管35～共同接地线71的顺序流动。而且通过读出放大电路(图未示出)读出信息。
按照上述第5实施例，在存储单元部10的位线13或字线14下面的间隙内，配置外围电路部20的行地址布线28或列地址线23。所以能够有效运用存储单元部10内的间隙，可缩小MRAM芯片的面积。
并且，通过例如与字线14同时形成行地址布线28，例如与布线层37同时形成列地址线23，可以减少外围电路部20的电路制造工序。
并且，将行地址布线28或列地址线23配置在存储单元部10的下部区域。因此，形成行地址布线28或列地址线23之际，恐怕对作为300℃+α左右的耐热性的TMR器件11会发生热处理的恶劣影响。然而，按照第5实施例，为了在比TMR器件11的下面，配置行地址布线28或列地址线23，可在形成行地址布线28或列地址线23以后形成TMR器件11。从而，可以抑制因上述热处理对TMR器件11的恶劣影响发生。
并且，TMR器件11有可能在制造工序中污染净化工作室等里的制造设备。为此，采用把TMR器件11配置在尽可能靠近最上层的地方的办法，可以减少制造设备的污染。
第6实施例是把第5实施例的单元构造变更为组合TMR器件和PN结二极管的1个TMR器件+1个二极管型的单元构造。
图21表示第6实施例半导体存储装置沿位线方向的剖面图。图22表示第6实施例半导体存储装置沿字线方向的剖面图。另外，图21是沿图18的XIX-XIX线的半导体存储装置剖面图。图22表示沿图18的XX-XX线的半导体存储装置剖面图。
如图21、图22所示，在存储单元部10的下部区域沿位线13的方向，配置列地址线23。在该列地址线23的下部区域沿字线14的方向，配置行地址布线28。
上述第6实施例半导体存储装置的写入·读出工作执行如下。
首先，将信息写入任意的单元时，用行地址布线28选择字线14，用列地址线23选择位线13。按照该选定的字线14和位线13，选择写入信息的单元，把‘0’或‘1’的数据写入该选择单元的TMR器件11。该写入的数据种类(‘0’或‘1’)随改变流入位线13或字线14电流的任一方的极性来决定。
另一方面，读出任意单元的信息时，给连接选择单元的位线13和字线14，施加对与TMR器件11串联连接的PN结二极管12为正向这样的电压。这时，给连到非选择单元的位线13和字线14，施加对PN结二极管12为反向这样的电压。例如，假定该PN结二极管12是从位线13朝向字线14的方向为正向的pn结二极管时，在位线13和字线14上，分别施加满足下列关系式(1)、(2)的偏置电压V位线、V字线。其结果，只有选择单元内流过读出电流，通过读出放大电路(图未示出)读出信息。
选择单元V位线＞V字线…(1)非选择单元V位线＜V字线…(2)按照上述第6实施例，可以达到与第5实施例同样的效果。
进而，第6实施例与第5实施例比较，在存储单元部10的下部区域存在着间隙多。于是，可以在比第5实施例多的间隙，配置更多的行地址布线28和列地址线23，因而可能进一步缩小MRAM芯片的面积。
另外，第6实施例中，虽然在行地址布线28的上层配置列地址线23，但是不限于此。例如，也可以在列地址线23的上层配置行地址布线28。如图19所示也可以在与字线14同一层面上形成行地址布线28，如果在最上层的位线13下有间隙的话，也可以把列地址线23或行地址布线28形成于此。
第7实施例的半导体存储装置是多个TMR器件互相并联连接的梯形的单元构造。
图23表示本发明第7实施例的半导体存储装置剖面图。
第7实施例半导体存储装置的存储单元部10由TMR器件11、写入位线13a、读出位线13b、及写入字线14构成。该存储单元部10中，将多个TMR器件11并列配置在同一层面上。而且，各TMR器件11的一端部用写入位线13a互相连接，各TMR器件11的另一端部用读出位线13b互相连接一起。并且，与读出位线13b分开在TMR器件11的下方，分别配置写入字线14。并且，将写入晶体管(图未示出)连接到写入位线13a，将读出晶体管(图未示出)连接到读出位线13b。
第7实施例半导体存储装置的外围电路部20的一部分，被配置存储单元部10的下部区域。该外围电路部20的一部分，与第1实施例同样，从存储单元部10与外围电路部20的边界附近跨过几个单元，配置在存储单元部10的下部区域。外围电路部20的构造因为与上述各实施例同样，所以外围电路部20的详细说明省略。
还有，按照第7实施例的梯形构造的情况下，给并联连接的多个TMR器件11之中任意TMR器件11写入数据，读出该写入后的数据时，按如下的方法执行。
首先，在第1周期，使连接到读出位线13b的读出用晶体管ON(导通)，第1读出电流流入并联连接的多个TMR器件11。而且，将该第1读出电流存入读出电路(图未示出)。而后，使读出用的晶体管OFF(截止)，并使读出电流OFF。
其次，在第2周期，写入期待值的‘1’或‘0’数据的写入电流流到写入位线13a和写入字线14，对任意的TMR器件11再次进行数据的写入。而后，使该写入电流OFF。
接着，在第3周期，使读出用的晶体管ON，第2读出电流流入并联连接的多个TMR器件11。而且，把该第2读出电流存入读出电路。然后，比较第1周期存入读出电路的第1读出电流与第3周期存入读出电路的第2读出电流。在这里，写入时，执行期待值‘1’数据的写入动作时，如果第1和第2读出电流不变，就决定向任意的TMR器件11写入‘1’数据，如果第1和第2读出电流变化，就决定写入‘0’数据。另一方面，写入时，执行期待值‘0’数据的写入动作的情况下，如果第1和第2读出电流不变，就决定向任意的TMR器件11写入‘0’数据，如果第1和第2读出电流变化，就决定写入‘1’数据。这样以来，就可能将写入任意的TMR器件11内的数据读出来。
以后，在第4周期，电流流到写入位线13a和下入字线14，与初始(初期)状态相同，使其数据再次写入任意的TMR器件11，读出工作结束。
按照上述第7实施例，可以达到与第1实施例同样的效果。
进而，第7实施例中，没有在每个TMR器件11上设置读出用的开关器件，而是在多个并联连接的各TMR器件上设置读出用的开关器件。因此，存储单元部10的下部区域比第1实施例增大，因而，可以在存储单元部10的下部区域，配置比第1实施例时还要多的外围电路部20的电路。所以，可以进一步缩小外围电路部20的表面面积，能够进一步缩小MRAM芯片的面积。
还有，上述各实施例中，虽然利用TMR器件作为存储器件，但是也可以利用由2层磁性层和夹到该磁性层内的导体层构成GMR(GiantMagneto Resistive大功率磁阻)来代替TMR器件。
另外的优点和改进，对于本领域普通技术人员将是显而易见。因此，本发明概括起来说并不限于这里表示和描述的具体细节和表现的各实施例。所以，应该能够作各种各样的修改而不脱离由附属权利要求书及其等同物所限定的本发明总构思的精神或范围。
权利要求
1.一种半导体存储装置，包括存储单元部和外围电路部，其特征在于上述存储单元部包括第1磁阻效应器件，与上述第1磁阻效应器件成对配置在每一个单元、将数据写入上述第1磁阻效应器件或从上述第1磁阻效应器件读取上述数据的第1电路；上述外围电路部包括控制上述第1电路的第2电路，第2电路的至少一部分配置在上述存储单元部的下部区域。
2.根据权利要求1所述的半导体存储装置，其特征在于上述第2电路包括布线，以及连接上述布线之间，作为接触使用的第2磁阻效应器件。
3.根据权利要求2所述的半导体存储装置，其特征在于上述第2磁阻效应器件配置在与上述第1磁阻效应器件同一层面上。
4.根据权利要求1所述的半导体存储装置，其特征在于上述第2电路的至少一部分是从上述存储单元部的上述下部区域，引出到上述存储单元部的外部区域的上述外围电路部。
5.根据权利要求1所述的半导体存储装置，其特征在于上述第1电路包括连接到上述第1磁阻效应器件，并配置在构成LSI的布线最上层的第1布线，上述第2电路包括配置在上述第1布线下的上述存储单元部内的第2布线。
6.根据权利要求5所述的半导体存储装置，其特征在于上述第2布线是地址布线。
7.根据权利要求1所述的半导体存储装置，其特征在于上述存储单元部包括配置在与上述第1磁阻效应器件同一层面的第3磁阻效应器件，上述第1和第3磁阻效应器件分别具有一端部和另一端部，互相连接上述第1和第3磁阻效应器件的上述一端部的第4布线，互相连接上述第1和第3磁阻效应器件的上述另一端部的第5布线，与上述第4布线或第5布线分开配置的第6布线。
8.根据权利要求1所述的半导体存储装置，其特征在于上述第2电路的至少一部分配置在上述存储单元部的正下方区域。
9.根据权利要求8所述的半导体存储装置，其特征在于上述存储单元部的正下方区域是从上述存储单元部与上述外围电路部的边界附近上述存储单元部的1个单元以上内侧的上述存储单元部的上述下部区域。
10.根据权利要求8所述的半导体存储装置，其特征在于上述存储单元部的正下方区域是从上述存储单元部与上述外围电路部的边界附近跨过多个单元的上述存储单元部的上述下部区域。
11.根据权利要求1所述的半导体存储装置，其特征在于上述第1电路包括至少整流器件或晶体管。
12.根据权利要求1所述的半导体存储装置，其特征在于上述第2电路包括地址译码器、地址布线、读取放大器电路、电源线和接地线之中任一种以上。
13.一种半导体存储装置，包括存储单元部、外围电路和逻辑电路，其特征在于上述存储单元部包括第1磁阻效应器件，与上述第1磁阻效应器件成对在每一个单元上，将数据写入上述第1磁阻效应器件或从上述第1磁阻效应器件上述读出数据的第1电路；上述外围电路部包括控制上述第1电路的第2电路；以及上述逻辑电路部包括第3电路，该第3电路的至少一部分配置在上述存储单元部的下部区域。
14.根据权利要求13所述的半导体存储装置，其特征在于上述第2电路包括布线，以及连接上述布线之间，作为接触使用的第2磁阻效应器件。
15.根据权利要求14所述的半导体存储装置，其特征在于上述第2磁阻效应器件配置在与上述第1磁阻效应器件同一层面上。
16.根据权利要求13所述的半导体存储装置，其特征在于上述存储单元部包括配置在与上述第1磁阻效应器件同一层面的第3磁阻效应器件，上述第1和第3磁阻效应器件分别具有一端部和另一端部，互相连接上述第1和第3磁阻效应器件的上述一端部的第4布线，互相连接上述第1和第3磁阻效应器件的上述另一端部的第5布线，与上述第4布线或第5布线分开配置的第6布线。
17.根据权利要求13所述的半导体存储装置，其特征在于上述第3电路的至少一部分，配置在上述存储单元部的正下方区域。
18.根据权利要求17所述的半导体存储装置，其特征在于上述存储单元部的正下方区域是从上述存储单元部与上述逻辑电路部的边界附近上述存储单元部的1个单元以上内侧的上述存储单元部的上述下部区域。
19.根据权利要求17所述的半导体存储装置，其特征在于上述存储单元部的正下方区域是从上述存储单元部与上述逻辑电路的边界附近跨过多个单元的上述存储单元部的上述下部区域。
20.根据权利要求13所述的半导体存储装置，其特征在于上述第1电路包括至少整流器件或晶体管。
21.根据权利要求13所述的半导体存储装置，其特征在于上述第2电路的至少一部分配置在上述存储单元部的上述下部区域。
22.根据权利要求13所述的半导体存储装置，其特征在于上述第3电路是随机逻辑电路。
全文摘要
存储单元部包括第1磁阻效应器件,以及与该第1磁阻效应器件成对配置在每一个单元、并将数据写入上述第1磁阻效应器件或从第1磁阻效应器件读出数据的第1电路;外围电路部包括控制第1电路的第2电路,第2电路的至少一部分配置在存储单元部的下部区域。
文档编号H01L27/10GK1379473SQ0210768
公开日2002年11月13日 申请日期2002年3月29日 优先权日2001年3月29日
发明者细谷启司, 须之内一正 申请人:株式会社东芝