专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是涉及具有隔离用的沟槽的半导体装置及其制造方法。
背景技术：
在半导体集成电路(以下，记为「IC」)上安装多个双极型晶体管、电阻或电容等的规定的元件时，应用了对元件相互间进行导电性的隔离的各种隔离结构。最广泛地被应用的隔离结构是基于PN结的隔离结构。
在该隔离结构中，在形成元件的区域(元件形成区)和与该区域的导电型相反的导电型的隔离区域之间形成PN结。而且，通过对该PN结施加反偏置，对相邻的元件形成区相互间进行电隔离。
在双极型IC中，在P-型半导体衬底上生长N-型外延层。此时，为了形成隔离区，必须使P型扩散层在深度方向上扩散N-型外延层的膜厚的部分。此时，P型扩散层也在横向上以与N-型外延层的膜厚大致相同的程度扩展。
因此，必须考虑该朝向横向的扩展部分而格外地确保元件形成区与隔离区的距离。特别是，在高耐压的晶体管中，因为必须加厚N-型外延层，故隔离区进一步朝向横向扩展，包含元件形成区与隔离区的半导体装置的面积就增加了。
为了克服该缺点，近年来，沟槽隔离结构正在实用化。在沟槽隔离结构中，形成贯通N-型外延层并到达P-半导体衬底的规定的深度深的沟槽，在该沟槽中填埋绝缘体。因而，在沟槽隔离结构中，没有基于PN结的隔离结构的情况那样的朝向横向的扩展，能以大致规定的尺寸形成沟槽隔离区，可大幅度地提高半导体装置的集成密度。
以下，作为现有的半导体装置的制造方法，说明具有NPN型双极型晶体管的沟槽隔离结构的双极型IC的制造方法。
首先，如图60中所示，在P-型硅衬底101上形成N+型埋入层102。其次，利用外延生长法形成N-型外延层。通过进行规定的照相制版和加工，形成贯通N-型外延层并到达P-硅衬底101的规定的深度的沟槽106a、106b。由此，将N-型外延层103隔离成3个N-型外延层103a～103c的区域。
其次，通过进行规定的湿法刻蚀及清洗处理，除去在形成沟槽106a、106b时的刻蚀中所生成的反应生成物。其后，在沟槽106a、106b的表面上形成成为牺牲氧化膜的热氧化膜(未图示)。
其次，通过该热氧化膜以加速电压50KeV、剂量1×1014/cm2注入硼，从而在位于沟槽106a、106b的底部的P-型硅衬底101的区域中形成沟道截止层108a、108b。其后，利用湿法刻蚀除去热氧化膜，形成热氧化膜109。
其次，如图61中所示，在热氧化膜109上形成多晶硅膜110，使其填埋沟槽106a、106b。其次，如图62中所示，通过对多晶硅膜110的整个面进行刻蚀，只在沟槽106a、106b内留下多晶硅膜110，形成埋入多晶硅110a、110b。
其次，如图63中所示，通过进行湿法刻蚀，除去位于N-型外延层103a～103c上的热氧化膜109，只在沟槽106a、106b的内部留下热氧化膜109。此时，也对位于沟槽106a、106b的开口端附近的侧壁上的热氧化膜109的部分进行刻蚀，沿沟槽106a、106b的开口端附近的侧壁形成凹陷111a～111d。
其次，如图64中所示，通过进行热氧化处理，在N-型外延层103a～103c上形成热氧化膜112。利用该热氧化处理，已露出的埋入多晶硅110a、110b的表面也被氧化。
因此，在沟槽106a、106b的上部，在凹陷111a～111d中已露出的埋入多晶硅110a、110b和N-型外延层103a～103c的表面也被氧化，在埋入多晶硅110a、110b与N-型外延层103a～103c之间形成厚的氧化膜109a、109b。而且，由于在热氧化膜112中形成厚的氧化膜109a、109b，故形成凹陷113a～113d。
其次，如图65中所示，利用规定的气体扩散法，分别形成集电极引出层114和基极引出层116。其后，除去热氧化膜112，新形成热氧化膜118。此时，如果进行热氧化膜112的必要的程度以上的刻蚀，则凹陷113a～113d就扩展了，在形成热氧化膜118的热氧化中，在该凹陷113a～113d的部分中形成较厚的热氧化膜。
其次，如图66中所示，通过利用离子注入法对N-型外延层103b注入例如硼离子，形成基极扩散层121。此时，在利用热处理使硼扩散(硼驱动)时也进行热氧化处理，由此热氧化膜118的膜厚进一步变厚。
其次，如图67中所示，在N-型外延层103b中形成发射极扩散层124a和集电极扩散层124b。其后，例如形成TiSi2等的金属硅化物127a～127c、TiN等的阻挡金属128a～128c、AlCu等的金属布线129a～129c。由此，完成NPN晶体管T。
但是，在上述现有的半导体装置的制造方法中，可知存在下述的问题。即，在N-型外延层103a与N-型外延层103b之间或N-型外延层103b与N-型外延层103c之间分别施加了规定的电压的情况下，可知发生了较大的漏泄电流，判明了不能对在各自的N-型外延层103a～103c中形成的元件进行充分的电隔离。
发明内容本发明是为了解决上述的问题而进行的，其1个目的是提供漏泄电流被抑制的半导体装置，其另一目的是提供这样的半导体装置的制造方法。
发明者们在重复进行了调查漏泄电流的原因用的实验中查明了，通过抑制在隔离用的沟槽106a、106b的开口端附近的侧壁部分上形成的凹陷113a～113d的增加、抑制该部分中的热氧化膜的膜厚的加厚，可大幅度地减少漏泄电流。
而且，发明者们认为，在位置处于沿沟槽的开口端附近的侧壁的凹陷113a～113d中形成的比较厚的氧化硅膜对N-型外延层103a～103c局部地施加了应力这一点成为漏泄电流的原因。
以下，记载本发明的半导体装置及其制造方法的内容。
本发明的1个方面的半导体装置具备具有主表面的第1导电型的半导体衬底、第2导电型层、沟槽部、绝缘膜和埋入半导体区域。在半导体衬底的主表面上形成了第2导电型层。将沟槽部形成为贯通第2导电型层并到达半导体衬底的区域，将第2导电型层隔离成一个元件形成区和另一个元件形成区。在沟槽部的侧壁上形成了绝缘膜。以填埋沟槽部的方式在绝缘膜上形成埋入半导体区域。而且，以从沟槽部的底部到开口端不对第2导电型层施加应力的大致相同的膜厚来形成绝缘膜。
按照该结构，通过以从沟槽部的底部到开口端不对第2导电型层施加应力的大致相同的膜厚形成了在沟槽部的侧壁上形成的绝缘膜，故抑制了作用于第2导电型层的应力。其结果是，可减少在一个元件形成区与另一个元件形成区之间产生的漏泄电流，可对在各自的元件形成区中形成的元件进行电隔离。
此外，埋入半导体区域最好在沟槽部的底部与第1导电型的半导体衬底的区域导电性地连接。
此时，在埋入半导体区域的上部(触点部)可容易地确保半导体衬底的电位。
再者，此时，埋入半导体区域最好包含第1导电型的杂质。
由此，可降低埋入半导体区域的电阻，可确保半导体衬底的规定的电位。
本发明的另一方面的一种半导体装置的制造方法具备下述工序。在第1导电型的半导体衬底的主表面上形成第2导电型层。形成将第2导电型层分成一个元件形成区和另一个元件形成区用的沟槽部。在包含该沟槽部内已露出的侧壁的第2导电型层上形成第1绝缘膜。在第1绝缘膜上形成半导体膜以便填埋沟槽部。在沟槽部内留下半导体膜以形成埋入半导体区域。通过对位于第2导电型层的上表面上的第1绝缘膜进行热处理来形成比第1绝缘膜厚的第2绝缘膜。
按照该制造方法，通过对包含沟槽部内已露出的侧壁的第2导电型层上形成的第1绝缘膜进行热处理，如果与在除去了位于第2导电型层上的第1绝缘膜后形成第2绝缘膜的现有的制造方法相比，沿沟槽部的开口端的侧壁不形成凹陷，可抑制位于该部分的第1绝缘膜的部分因热处理而进一步变厚。由此，就形成了从沟槽部的底部到开口端的大致相同的厚度的绝缘膜，抑制了作用于第2导电型层的应力。其结果是，可得到减少了在一个元件形成区与另一个元件形成区之间产生的漏泄电流、能可靠地对在各自的元件形成区中形成的元件进行电隔离的半导体装置。
此外，在形成了第2绝缘膜后，最好具备下述工序对第2绝缘膜进行加工以使在第2导电型层中至少形成规定的元件的区域部分的表面露出的工序，以及在第2导电型层上形成第3绝缘膜以便覆盖已露出的第2导电型层的部分的工序。
即使在以这种方式对第2绝缘膜进行加工的情况下，由于通过以下述方式进行加工，即至少在第2导电型层中使形成规定的元件的区域部分的表面露出，第1绝缘膜中位于沟槽部的侧壁上部的第1绝缘膜的部分不会因加工而被除去从而构成较大的凹陷，故也可利用形成第2绝缘膜时的热处理及其后的热处理来抑制该部分中的第1绝缘膜进一步变厚。
此外，在形成埋入半导体区域的工序中，最好对半导体膜进行加工以便在第1绝缘膜上留下半导体膜，在形成第2绝缘膜的工序中，对包含在第1绝缘膜上留下的半导体膜的部分进行热处理。
此时，通过以在第1绝缘膜上留下半导体膜的方式对半导体膜进行加工，由于位于沟槽部的侧壁上部的第1绝缘膜的部分不会因被除去从而构成较大的凹陷，故对于形成第2绝缘膜时的热处理及其后的热处理，可抑制位于沟槽部的侧壁上部的第1绝缘膜的部分进一步变厚。
再者，较为理想的是，在形成埋入半导体区域的工序中，对半导体膜进行加工以使位于第2导电型层的上表面上的第1绝缘膜的表面露出，在形成第2绝缘膜的工序中，在第1绝缘膜的表面已露出的状态下进行热处理。
这样，即使对半导体膜进行加工以使第1绝缘膜的表面露出，由于位于沟槽部的侧壁上部的第1绝缘膜的部分不会因被除去从而构成较大的凹陷，故对于形成第2绝缘膜时的热处理及其后的热处理，也可抑制位于沟槽部的侧壁上部的第1绝缘膜的部分进一步变厚。
本发明的另一方面的另一种半导体装置的制造方法具备下述工序。在第1导电型的半导体衬底的主表面上形成第2导电型层。形成等第2导电型层分成一个元件形成区和另一个元件形成区用的沟槽部。在沟槽部内已露出的侧壁上形成氧化阻止膜。在氧化阻止膜上形成半导体膜以便填埋沟槽部。在沟槽部内留下半导体膜以形成埋入半导体区域。通过进行热处理，在第2导电型层上形成绝缘膜。
按照该制造方法，通过在沟槽部内已露出的侧壁上形成氧化阻止膜，可阻止在热处理时特别是在沟槽部的侧壁上部的部分的氧化，可抑制作用于第2导电型层上的应力。其结果是，可得到减少了在一个元件形成区与另一个元件形成区之间产生的漏泄电流、能可靠地对在各自的元件形成区中形成的元件进行电隔离的半导体装置。
此外，较为理想的是，在形成了氧化阻止膜后及形成半导体膜之前，具备露出位于沟槽部的底部的半导体衬底的区域的工序，在形成半导体膜的工序中，将半导体膜导电性地连接到已露出的半导体衬底的区域上。
由此，埋入半导体区域在沟槽部的底部与第1导电型的半导体衬底的区域导电性地连接，在埋入半导体区域的上部(触点部)可容易地确保半导体衬底的电位。
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
图1是示出本发明的实施例1的半导体装置的制造方法的一道工序的剖面图。
图2是示出在该实施例中在图1中示出的工序后进行的工序的剖面图。
图3是示出在该实施例中在图2中示出的工序后进行的工序的剖面图。
图4是示出在该实施例中在图3中示出的工序后进行的工序的剖面图。
图5是示出在该实施例中在图4中示出的工序后进行的工序的剖面图。
图6是示出在该实施例中在图5中示出的工序后进行的工序的剖面图。
图7是示出在该实施例中在图6中示出的工序后进行的工序的剖面图。
图8是示出在该实施例中在图7中示出的工序后进行的工序的剖面图。
图9是示出在该实施例中在图8中示出的工序后进行的工序的剖面图。
图10是示出在该实施例中在图9中示出的工序后进行的工序的剖面图。
图11是示出在该实施例中在图10中示出的工序后进行的工序的剖面图。
图12是示出在该实施例中在图11中示出的工序后进行的工序的剖面图。
图13是示出在该实施例中在图12中示出的工序后进行的工序的剖面图。
图14是示出在该实施例中在图13中示出的工序后进行的工序的剖面图。
图15是示出在该实施例中在图14中示出的工序后进行的工序的剖面图。
图16是示出在该实施例中漏泄电流的示意图。
图17是示出在该实施例中外延层间的施加电压与漏泄电流的关系的曲线图。
图18是示出本发明的实施例2的半导体装置的制造方法的一道工序的剖面图。
图19是示出在该实施例中在图18中示出的工序后进行的工序的剖面图。
图20是示出在该实施例中在图19中示出的工序后进行的工序的剖面图。
图21是示出在该实施例中在图20中示出的工序后进行的工序的剖面图。
图22是示出在该实施例中在图21中示出的工序后进行的工序的剖面图。
图23是示出在该实施例中在图22中示出的工序后进行的工序的剖面图。
图24是示出在该实施例中在图23中示出的工序后进行的工序的剖面图。
图25是示出在该实施例中在图24中示出的工序后进行的工序的剖面图。
图26是示出本发明的实施例3的半导体装置的制造方法的一道工序的剖面图。
图27是示出在该实施例中在图26中示出的工序后进行的工序的剖面图。
图28是示出在该实施例中在图27中示出的工序后进行的工序的剖面图。
图29是示出在该实施例中在图28中示出的工序后进行的工序的剖面图。
图30是示出本发明的实施例4的半导体装置的制造方法的一道工序的剖面图。
图31是示出在该实施例中在图30中示出的工序后进行的工序的剖面图。
图32是示出在该实施例中在图31中示出的工序后进行的工序的剖面图。
图33是示出在该实施例中在图32中示出的工序后进行的工序的剖面图。
图34是示出本发明的实施例5的半导体装置的制造方法的一道工序的剖面图。
图35是示出在该实施例中在图34中示出的工序后进行的工序的剖面图。
图36是示出在该实施例中在图35中示出的工序后进行的工序的剖面图。
图37是示出在该实施例中在图36中示出的工序后进行的工序的剖面图。
图38是示出本发明的实施例6的半导体装置的制造方法的一道工序的剖面图。
图39是示出在该实施例中在图38中示出的工序后进行的工序的剖面图。
图40是示出在该实施例中在图39中示出的工序后进行的工序的剖面图。
图41是示出在该实施例中在图40中示出的工序后进行的工序的剖面图。
图42是示出在该实施例中在图41中示出的工序后进行的工序的剖面图。
图43是示出在该实施例中在图42中示出的工序后进行的工序的剖面图。
图44是示出在该实施例中在图43中示出的工序后进行的工序的剖面图。
图45是示出在该实施例中在图44中示出的工序后进行的工序的剖面图。
图46是示出在该实施例中在图45中示出的工序后进行的工序的剖面图。
图47是示出本发明的实施例7的半导体装置的制造方法的一道工序的剖面图。
图48是示出在该实施例中在图47中示出的工序后进行的工序的剖面图。
图49是示出在该实施例中在图48中示出的工序后进行的工序的剖面图。
图50是示出在该实施例中在图49中示出的工序后进行的工序的剖面图。
图51是示出在该实施例中在图50中示出的工序后进行的工序的剖面图。
图52是示出在该实施例中在图51中示出的工序后进行的工序的剖面图。
图53是示出在该实施例中在图52中示出的工序后进行的工序的剖面图。
图54是示出在该实施例中在图53中示出的工序后进行的工序的剖面图。
图55是示出在该实施例中在图54中示出的工序后进行的工序的剖面图。
图56是示出在该实施例中在图55中示出的工序后进行的工序的剖面图。
图57是示出在该实施例中在图56中示出的工序后进行的工序的剖面图。
图58是示出在该实施例中在图57中示出的工序后进行的工序的剖面图。
图59是在该实施例中包含作为说明图58中示出的半导体装置的效果用的比较的PN隔离型晶体管的剖面图。
图60是示出现有的半导体装置的制造方法的一道工序的剖面图。
图61是示出在图60中示出的工序后进行的工序的剖面图。
图62是示出在图61中示出的工序后进行的工序的剖面图。
图63是示出在图62中示出的工序后进行的工序的剖面图。
图64是示出在图63中示出的工序后进行的工序的剖面图。
图65是示出在图64中示出的工序后进行的工序的剖面图。
图66是示出在图65中示出的工序后进行的工序的剖面图。
图67是示出在图66中示出的工序后进行的工序的剖面图。
具体实施例方式
实施例1现说明本发明的实施例1的半导体装置的制造方法和由该制造方法得到的半导体装置。首先，如图1中所示，在P-型硅衬底1上形成N+型埋入层2。N+型埋入层2成为NPN晶体管中的集电极的低电阻部分。该N+型埋入层2的深度约为5微米。
其次，利用外延生长法形成N-型外延层3。在外延生长中，N+型埋入层2扩散到P-型硅衬底1的上方。该N-型外延层3的膜厚约为6微米。利用热氧化法在该N-型外延层3上形成膜厚约为0.5微米的热氧化膜4。利用CVD(化学汽相淀积)法在该热氧化膜4上形成膜厚约为1微米的氧化硅膜5。
其后，通过涂敷光致抗蚀剂(未图示)并进行构图，在位于形成隔离用的沟槽的区域上的光致抗蚀剂中形成开口部。其次，通过作为光致抗蚀剂掩模进行反应性各向异性刻蚀，除去位于形成沟槽的区域上的氧化硅膜5和热氧化膜4的部分，形成成为掩模的氧化硅膜5a～5c、4a～4c。(参照图2)其后除去光致抗蚀剂。
其次，如图2中所示，通过以氧化硅膜5a～5c、4a～4c为掩模进行反应性各向异性刻蚀，形成贯通N-型外延层3并到达P-型硅衬底1的规定的深度的沟槽6a、6b。该沟槽6a、6b的深度约为15微米。
该沟槽6a、6b成为隔离区，N-型外延层3被隔离成3个N-型外延层3a～3c。再有，利用形成沟槽6a、6b时的硅刻蚀，对作为掩模的氧化硅膜5a～5c、4a～4c中的开口部的侧壁部分从其侧壁的表面起渐次地进行刻蚀，使其成为锥状。其后，通过进行湿法刻蚀或清洗处理，除去由形成沟槽6a、6b时的硅刻蚀生成的反应生成物。
其次，如图3中所示，利用热氧化法形成膜厚约50nm的热氧化膜7a、7b。该热氧化膜7a、7b是所谓的牺牲氧化膜。对沟槽6a、6b的侧壁或底部因硅刻蚀而受到损伤的硅面进行氧化，在以后除去该被氧化了的部分。
其次，如图4中所示，通过以该氧化硅膜5a～5c、4a～4c为掩模、以加速电压50KeV、剂量1×1014/cm2注入硼，在位于沟槽6a、6b的底部的P-型硅衬底1的区域中形成沟道截止层8a、8b。
该沟道截止层8a、8b是为了防止在N-型外延层3a与N-型外延层3b之间或N-型外延层3b与N-型外延层3c之间形成漏泄电流的通路而形成的。其次，通过进行湿法刻蚀除去氧化硅膜5a～5c、4a～4c、7a、7b。其后，利用热氧化法形成膜厚约0.1微米的热氧化膜9。
其次，如图5中所示，在热氧化膜9上形成膜厚约2微米的多晶硅膜10，使其填埋沟槽6a、6b。其次，如图6中所示，通过对多晶硅膜10的整个面进行刻蚀，只在沟槽6a、6b内留下多晶硅膜10，形成埋入多晶硅10a、10b。
通过对多晶硅膜10的整个面进行刻蚀，对已露出的热氧化膜9也进行刻蚀，在N-型外延层3a～3c上留下的热氧化膜9的膜厚(剩余膜厚)约为90nm。但是，N-型外延层3a～3c的上表面不露出。
再有，在多晶硅膜中，如果对其添加规定的导电型的杂质，则在以后的氧化处理中，多晶硅膜被氧化的量(膜厚)比未添加杂质的多晶硅膜的情况增加。因此，如以下说明的那样，为了抑制沟槽6a、6b的侧壁上部的热氧化膜的膜厚变厚并减少漏泄电流，最好应用未添加杂质的多晶硅膜作为多晶硅膜10。
其次，如图7中所示，通过进行热氧化处理加厚热氧化膜9，形成热氧化膜31。将该热氧化膜31的膜厚形成为约0.6微米。该热氧化膜31相当于现有技术中的热氧化膜112。
其次，如图8中所示，利用气体扩散法，将磷导入到集电极引出部15中，形成集电极引出层14。通过利用热处理在扩散磷(磷驱动)时也进行热处理，在集电极引出部15上形成膜厚约0.4微米的热氧化膜。
再有，一边例如在温度约为1000℃的扩散炉内流过少量的PH3气体(～1l/min)、少量的O2气体(～1l/min)和大量的N2气体(～50l/min)，一边例如在10～30分钟间对硅衬底(晶片)进行热处理来进行磷的气体扩散。
其次，如图9中所示，利用气体扩散法，将硼导入到基极引出部17中，形成基极引出层16。通过利用热处理在扩散硼(硼驱动)时也进行热处理，在基极引出部17上形成热氧化膜。
再有，一边例如在温度约为1000℃的扩散炉内流过少量的B2H6气体(～1l/min)、少量的O2气体(～1l/min)和大量的N2气体(～50l/min)，一边例如在10～30分钟间对硅衬底(晶片)进行热处理来进行硼的气体扩散。
其次，通过在热氧化膜31的整个面上进行刻蚀，除去热氧化膜31。此时，将热氧化膜31的刻蚀限于必要的最小限度，必须注意不增大在沟槽6a、6b的侧壁上部的凹陷32a～32d。为此，如果能除去位于在以后的工序中形成的基极扩散层21上的热氧化膜31的部分，则必须采用即使在其它的区域中存在热氧化膜31的残余部分也没有关系那样的刻蚀条件。
具体地说，在刻蚀前预先测定位于基极引出层21上的热氧化膜31的膜厚，根据该膜厚和刻蚀率求出在除去热氧化膜31中必要的刻蚀时间，以不影响位于该基极扩散层21基极扩散层21上的热氧化膜31的方式进行刻蚀，尽可能减少过刻蚀。
其后，如图10中所示，通过进行热氧化处理形成膜厚约0.1微米的热氧化膜33。其次，如图11中所示，在热氧化膜33上形成规定的光致抗蚀剂19。通过以该光致抗蚀剂19为掩模注入硼，在N-型外延层3b的表面上导入硼离子。
其后，除去光致抗蚀剂19，通过利用热处理扩散硼(硼驱动)，如图12中所示那样形成基极扩散层21。其次，如图13中所示，在热氧化膜33上形成光致抗蚀剂22。通过以该光致抗蚀剂22为掩模进行规定的各向异性刻蚀，除去成为发射极区域和集电极区域的区域上的热氧化膜33，分别形成开口部33a、33b。
其次，通过注入砷离子23，在N-型外延层3b的表面上导入砷离子。其后，除去光致抗蚀剂22。然后，通过利用热处理扩散砷(砷驱动)，如图14中所示，形成发射极扩散层24a和集电极接触层24b。
其后，利用CVD法在热氧化膜33上形成氧化硅膜25。通过对该氧化硅膜25和热氧化膜33进行规定的照相制版和刻蚀，分别形成发射极接触孔26a、基极接触孔26b和集电极接触孔26c。
其次，如图15中所示，通过形成TiSi2等的金属硅化物27a～27c、TiN等的阻挡金属28a～28c、AlCu等的金属布线29a～29c，完成NPN晶体管T。
在现有的半导体装置的制造方法中，在图63中示出的工序中，利用刻蚀除去了位于N-型外延层103a～103e上的热氧化膜109，而在上述制造方法中，在图6至图7中示出的工序中，完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀。
由此，在图6的工序中，沿沟槽6a、6b的开口端附近的侧壁不形成图63中示出那样的凹陷111a～111d。因此，在以下的图7中示出的工序中形成热氧化膜31时进行的热氧化处理中，可抑制如现有的制造方法那样在凹陷111a～111d中已露出的N-型外延层103a～103e的部分和埋入多晶硅110a、110b的部分被氧化、位于沟槽106a、106b的开口端附近的侧壁上的热氧化膜109a、109b的部分变厚。
因而，如果与现有的制造方法相比，则进一步减小在位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜31中形成的凹陷32a～32d。
而且，在该半导体装置的制造方法中，进而在图9中示出的工序之后，对热氧化膜31进行能除去位于基极扩散层21上的热氧化膜31的部分那样的必要的最小限度的刻蚀，其后在图10中示出的工序中，进行形成热氧化膜33用的热处理。
由此，不对热氧化膜31中形成的凹陷32a～32d进行过度的刻蚀，抑制了凹陷32a～32d变大。通过抑制凹陷32a～32d变大，也减小了在热氧化膜33中形成的凹陷32a～32d。
这样，在本半导体装置的制造方法中，完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀，可抑制沿沟槽6a、6b的开口端附近的侧壁形成大的凹陷。
由此，可抑制在形成热氧化膜31时位于开口端附近的侧壁上的热氧化膜9a、9b的部分变厚，也可进一步减小在位于该侧壁上的热氧化膜31的部分中产生的凹陷32a～32d。
再者，通过对热氧化膜31进行规定的必要的最小限度的刻蚀，可抑制凹陷32a～32d变大，也可减小其后形成的热氧化膜33中生成的凹陷32a～32d。
由此，在所完成的半导体装置中，以从沟槽6a、6b的底部到开口端实质上相同的膜厚形成了热氧化膜9a、9b。
在以这种方式形成的半导体装置和现有的半导体装置中进行了漏泄电流的评价。在图16和图17中示出该结果。在图16中示出了在由沟槽6a进行了电隔离的N-型外延层3a与N-型外延层3b之间施加了电压VCC时的漏泄电流ICC的路径(箭头)。在现有的半导体装置中，如图16中所示，看到了流过位于沟槽6a的开口端附近的N-型外延层3a的部分的漏泄电流的分量L。
与此不同，在由本制造方法得到的半导体装置中，如图15的B中所示那样，抑制了位于沟槽6a的开口端附近的侧壁上的热氧化膜的膜厚变厚。因此，可缓和该部分中的N-型外延层3a的应力。
其结果是，可减少流过开口端附近的N-型外延层的该漏泄电流的分量L，如图17中所示，可知对于相同的施加电压VCC，在本半导体装置中与现有的半导体装置相比减少了漏泄电流ICC。
根据这一点，在本半导体装置中，可认为以从沟槽6a、6b的底部到开口端不对N-型外延层3a～3c层施加应力那样的大致恒定的膜厚形成了热氧化膜9a、9b。
实施例2现说明本发明的实施例2的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图18中示出的工序为止，与在实施例1中已说明的图1至图6中示出的工序相同。在该图18中示出的工序中，热氧化膜9的膜厚约为90nm。
其次，如图19中所示，在热氧化膜9上形成光致抗蚀剂41。以该光致抗蚀剂41为掩模，在集电极引出部43中导入磷离子42。通过进行扩散磷(磷驱动)用的热处理，形成集电极引出层。再有，希望在不进行氧化的条件下进行该磷驱动用的热处理。由此，如图20中所示，形成集电极引出层43。
其次，如图21中所示，在热氧化膜9上形成光致抗蚀剂44。以该光致抗蚀剂44为掩模，在基极引出层46中导入硼离子45。通过进行扩散硼(硼驱动)用的热处理，如图22中所示，形成基极引出层46。再有，在硼驱动用的热处理中最好在不进行氧化的条件下进行。
再有，之所以利用离子注入法来形成集电极引出层43和基极引出层46，是因为热氧化膜9较薄，不能应用热氧化膜9作为气体扩散法中的扩散掩模。
其次，如图23中所示，通过进行热氧化处理加厚热氧化膜9，形成热氧化膜48。该热氧化膜48的厚度约为0.1微米。在该图23中示出的工序中，与在实施例1中已说明的图10中示出的工序相对应。
其后，通过进行在实施例1中已说明的图11中示出的工序和图12中示出的工序，可得到图24中示出的结构。再在其后，采取经过与在实施例1中已说明的图13中示出的工序至图15中示出的工序同样的工序，如图25中所示，完成NPN晶体管T。
在上述的半导体装置的制造方法中，如在实施例1中已说明的那样，由于完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀，故在形成热氧化膜31时可抑制位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的部分变厚。
再者，在上述的制造方法中，不进行与在实施例1中已说明的图9中示出的工序与图10中示出的工序之间进行的热氧化膜31的刻蚀对应的刻蚀，在图24示出的工序中再对热氧化膜48进行热氧化处理，更厚地形成热氧化膜48。
由此，与实施例1的情况相比，可进一步减小在位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜48中产生的凹陷47a～47d，可阻止该部分中的热氧化膜48的膜厚变厚。
其结果是，如在实施例1中已说明的那样，可减少N-型外延层3a～3c间的漏泄电流，能可靠地对在各N-型外延层3a～3c中形成的晶体管等的元件进行彼此的电隔离。
实施例3现说明本发明的实施例3的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图26中示出的工序为止，与在实施例1中已说明的图1至图5中示出的工序相同。
其次，如图27中所示，以在热氧化膜9上少量地留下多晶硅膜10的程度对多晶硅膜10的整个面进行刻蚀。此时的多晶硅膜10的剩余膜厚在50nm以下就可以。其次，如图28中所示，通过在留下多晶硅膜10的状态下进行热氧化处理来形成热氧化膜51。热氧化膜51的厚度约0.6微米。
再有，如在实施例1中已说明的那样，最好未对埋入多晶硅10a、10b添加杂质。
其后，采取经过与在实施例1中已说明的图8中示出的工序至图15中示出的工序同样的工序，如图29中所示，完成NPN晶体管T。
在上述的半导体装置的制造方法中，在图27中示出的工序中，以在热氧化膜9上留下多晶硅膜10的程度进行对多晶硅膜10的整个面进行的刻蚀。而且，在图28中示出的工序中，在留下这样的多晶硅膜10的状态下进行热氧化处理，形成热氧化膜51。由此，可进一步减小在热氧化膜51中产生的凹陷52a～52d。
再者，在与实施例1中已说明的图9中示出的工序同样的工序中，对该热氧化膜51进行规定的必要的最小限度的刻蚀，其后进行热氧化处理。
由此，可抑制在位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜51的部分中产生的凹陷13a～13d变大，可阻止该部分中的热氧化膜9a、9b的膜厚变厚。
其结果是，能尽可能减少各N-型外延层3a、3b、3c间的漏泄电流，能充分地对在各N-型外延层3a～3c中形成的晶体管等的元件进行电隔离。
实施例4现说明本发明的实施例4的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图30中示出的工序为止，与在实施例1中已说明的图1至图5中示出的工序相同。
其次，如图31中所示，对多晶硅膜10进行CMP(化学机械抛光)研磨处理。利用该CMP研磨处理，埋入多晶硅10a、10b的上表面与热氧化膜9的表面位于大致同一平面上。其次，如图32中所示，通过进行热氧化处理，形成膜厚约0.6微米的热氧化膜61。
此时，如在实施例1中已说明的那样，由于完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀，故在形成热氧化膜31时可抑制位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的部分变厚。由此，在热氧化膜61中产生的凹陷62a～62d成为比较小的凹陷。再有，如在实施例1中已说明的那样，最好未对埋入多晶硅10a、10b添加杂质。
其后，采取经过与在实施例1中已说明的图8中示出的工序至图15中示出的工序同样的工序，如图33中所示，完成NPN晶体管T。
在上述的半导体装置的制造方法中，如在实施例1中已说明的那样，由于完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀，故在形成热氧化膜61时可抑制位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的部分变厚。
再者，在与实施例1中已说明的图9中示出的工序同样的工序中，对该热氧化膜61进行规定的必要的最小限度的刻蚀，其后进行热氧化处理。
由此，可抑制在位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜61的部分中产生的凹陷62a～62d变大，可阻止位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的膜厚变厚。
其结果是，能竭力减少各N-型外延层3a、3b、3c间的漏泄电流，能充分地对在各N-型外延层3a～3c中形成的晶体管等的元件进行电隔离。
再者，在该制造方法中，特别是对多晶硅膜10进行CMP研磨处理，埋入多晶硅10a、10b的上表面与热氧化膜9的表面位于大致同一平面上。由此，可大幅度地提高其后形成的热氧化膜或层间绝缘膜内的沟槽6a、6b的上方的部分的平坦性，可进行微细加工。
实施例5现说明本发明的实施例5的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图34中示出的工序为止，与在实施例1中已说明的图1至图5中示出的工序相同。
其次，如图35中所示，对多晶硅膜10进行CMP研磨处理。此时，以在热氧化膜9上留下薄的多晶硅膜10的程度进行CMP研磨处理。该多晶硅膜10的剩余膜厚最好为50nm以下。
其次，如图36中所示，通过在热氧化膜9上留下多晶硅膜10的状态下进行热处理来形成膜厚约0.6微米的热氧化膜63。其后，经过与在实施例1中已说明的图8中示出的工序至图15中示出的工序同样的工序，如图37中所示，完成NPN晶体管T。
在上述的半导体装置的制造方法中，在图35中示出的工序中，在热氧化膜9上留下多晶硅膜10的状态下结束研磨，利用热氧化形成热氧化膜63。由此，可抑制在形成热氧化膜63时位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的部分变厚。
再者，在与实施例1中已说明的图9中示出的工序同样的工序中，对该热氧化膜63进行规定的必要的最小限度的刻蚀，其后进行热氧化处理。
由此，可使在位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜61的部分中产生的凹陷64a～64d成为较小的凹陷，可阻止位于沟槽6a、6b的开口端附近的侧壁上的热氧化膜9a、9b的部分的膜厚变厚。
其结果是，能竭力减少各N-型外延层3a、3b、3c间的漏泄电流，能充分地对在各N-型外延层3a～3c中形成的晶体管等的元件进行电隔离。
此外，如在实施例4中已说明的那样，通过对多晶硅膜10进行CMP研磨处理，位于与多晶硅10的上表面大致同一平面上。由此，可大幅度地提高其后形成的热氧化膜或层间绝缘膜的沟槽6a、6b的上方的部分的平坦性，可进行微细加工。
实施例6现说明本发明的实施例6的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图38中示出的工序为止，与在实施例1中已说明的图1至图3中示出的工序相同。
其次，如图39中所示，利用CVD法形成氮化硅膜71。该氮化硅膜71的膜厚最好为50nm以下。这是因为，如果氮化硅膜71的膜厚厚，则起因于氮化硅膜71的应力就作用于N-型外延层3a～3c，降低了漏泄电流的抑制效果。
其次如图40中所示，通过利用反应性各向异性刻蚀(RIE)对氮化硅膜71的整个面进行刻蚀，只在沟槽6a、6b的侧壁上留下氮化硅膜71a～71d。
其次，通过以热氧化膜5a～5c、4a～4c为掩模经热氧化膜7a、7b在P-型硅衬底1中注入硼，如图41中所示，形成沟道截止层8a、8b。其后，利用湿法刻蚀除去氧化硅膜5a～5c、4a～4c、7a、7b，通过进行热处理形成膜厚约0.1微米的热氧化膜9a～9d。
其次，如图42中所示，形成膜厚约2微米的多晶硅膜10。其次，如图43中所示，通过对多晶硅膜10的整个面进行刻蚀，只在沟槽6a、6b内留下多晶硅膜，形成埋入多晶硅10a、10b。
其次，如图44中所示，通过进行热氧化处理加厚热氧化膜9，形成膜厚约0.6微米的热氧化膜31。该热氧化膜31相当于现有技术中的热氧化膜112。
其后，经过与在实施例1中已说明的图8中示出的工序至图10中示出的工序同样的工序，可得到图45中示出的结构。即，在利用气体扩散法形成了集电极引出层14和基极引出层16后，利用必要的最小限度的氧化膜整个面的刻蚀除去热氧化膜31，然后，利用热氧化处理形成了膜厚约0.1微米的热氧化膜33。
其后，经过与在实施例1中已说明的图11中示出的工序至图15中示出的工序同样的工序，如图46中所示，完成NPN晶体管T。
在上述的半导体装置的制造方法中，在沟槽6a、6b的侧壁上使热氧化膜7a～7d介入，形成了具有氧化阻止能力的氮化硅膜71a～71d。此外，完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀。
由此，在图43中示出的工序中，不沿沟槽6a、6b的开口端附近的侧壁形成图63中示出的那样的凹陷111a～111d。而且，与实施例1的情况相比，通过在埋入多晶硅10a、10b与热氧化膜7之间形成了作为氧化阻止膜的氮化硅膜71a～71d，在形成热氧化膜31时的热处理中，可抑制特别是位于在沟槽6a、6b的开口端附近的侧壁上的热氧化膜7a、7b的部分的氧化，能可靠地阻止该部分的膜厚变厚。
其结果是，能进一步减少N-型外延层3a～3c间的漏泄电流，能可靠地对在各N-型外延层3a～3c上形成的晶体管等的元件进行彼此的电隔离。
实施例7现说明本发明的实施例7的半导体装置的制造方法和利用该制造方法得到的半导体装置。首先，到图47中示出的工序为止，与在实施例1中已说明的图1至图2中示出的工序相同。其后，为了除去在形成沟槽6a、6b时生成的反应生成物，进行氧化膜湿法刻蚀及清洗处理。
其后，如图48中所示，通过进行热氧化处理，在沟槽6a、6b的侧壁上等形成膜厚约50nm的牺牲氧化膜7a、7b。其次，如图49中所示，通过以氧化硅膜5a～5c、4a～4c为掩模，经热氧化膜7a、7b注入硼，在P-型硅衬底1的部分中形成沟道截止层8a、8b。
其次，如图50中所示，通过进行刻蚀，除去牺牲氧化膜7a、7b。此时，由于也对氧化硅膜5a～5c进行刻蚀，故该膜厚进一步变薄。其次，如图51中所示，利用CVD法形成氮化硅膜75。考虑氮化硅膜本身的应力，氮化硅膜75的膜厚最好为50nm以下。
其次，如图52中所示，通过对氮化硅膜75进行各向异性刻蚀，只在沟槽6a、6b的侧壁上分别留下氮化硅膜75a～75d。其次，如图53中所示，通过进行湿法刻蚀，除去氧化硅膜5a～5c、4a～4c。
其次，如图54中所示，通过进行热氧化处理，形成膜厚约0.1微米的热氧化膜9。其后，除去位于沟槽6a、6b的底部的热氧化膜9的部分，露出P-型硅衬底1的部分。其次，在热氧化膜9上形成膜厚约2微米的多晶硅膜10。
此时，在沟槽6a、6b的底部，多晶硅膜10与P-型硅衬底1的部分接触。特别是，在本实施例中的多晶硅膜10中，希望例如添加硼，以便与P-型硅衬底1的部分导电性地连接。
其次，如图55中所示，通过对多晶硅膜10的整个面进行刻蚀，只在沟槽6a、6b内留下多晶硅膜，形成埋入多晶硅10a、10b。此时，通过在氮化硅膜75a～75d与多晶硅膜10的刻蚀速度成为实质上相同的刻蚀速度的条件下对多晶硅膜10进行刻蚀，埋入多晶硅10a、10b的上表面与氮化硅膜75a～75d的上表面位于大致相同的平面上。
其次，如图56中所示，通过进行热氧化处理，加厚热氧化膜9的膜厚，形成膜厚约0.6微米的热氧化膜76。该热氧化膜76相当于现有的制造方法中的热氧化膜112。
其后，经过与在实施例1中已说明的图8中示出的工序至图10中示出的工序同样的工序，可得到图57中示出的结构。即，在利用气体扩散法形成了集电极引出层14和基极引出层16后，利用必要的最小限度的氧化膜整个面的刻蚀除去热氧化膜76，然后，利用热氧化处理形成了膜厚约0.1微米的热氧化膜78。
其后，经过与在实施例1中已说明的图11中示出的工序至图15中示出的工序同样的工序，如图58中所示，完成NPN晶体管T。特别是，在该半导体装置中形成了与P-型硅衬底1导电性地连接的隔离触点26d。
在上述的半导体装置的制造方法中，利用具有氧化阻止能力的氮化硅膜75a～75d分别覆盖了沟槽6a、6b的侧壁。此外，完全不对位于N-型外延层3a～3c上的热氧化膜9进行刻蚀。
由此，在图55中示出的工序中，不沿沟槽6a、6b的开口端附近的侧壁形成图63中示出的那样的凹陷111a～111d。而且，与实施例1的情况相比，通过在埋入多晶硅10a、10b与热氧化膜7之间形成了作为氧化阻止膜的氮化硅膜75a～75d，在形成热氧化膜76时的热处理中，可抑制特别是位于在沟槽6a、6b的开口端附近的侧壁上的热氧化膜7a、7b的部分的氧化，能可靠地阻止该部分的膜厚变厚。
其结果是，能进一步减少N-型外延层3a～3c间的漏泄电流，能可靠地对在各N-型外延层3a～3c中形成的晶体管等的元件进行彼此电隔离。
再者，在由该制造方法得到的半导体装置中，在沟槽6b中形成的埋入多晶硅10b在沟槽6b的底部与P-型硅衬底1的部分导电性地连接。
由此，隔离触点26d的电位就变得与P-型硅衬底1的电位相同，可由隔离触点26d来确保P-型硅衬底1的电位。
与此不同，在基于现有的PN结的隔离结构的NPN晶体管中，如图59中所示，在外延层3a～3c的各层之间分别形成了隔离用的P+隔离扩散层80a、80b。
因此，为了确保P-型硅衬底1的电位，必须在P+隔离扩散层80a、80b上形成触点，在该部分中设置铝电极来确保电位。而且，为了对半导体装置整体确保P-型硅衬底1的电位，必须在整个衬底上设置这样的P+隔离扩散层。
在本半导体装置中，可经在沟槽6a、6b中形成的埋入多晶硅10b直接确保P-型硅衬底1的电位，可容易地将半导体装置的电位固定于P-型硅衬底1的电位。
再有，在上述各实施例中，在沟槽中填埋多晶硅膜，但除此以外，只要是其热膨胀率接近于硅衬底的热膨胀率的值的材料，则例如也可以是SiGe等的半导体材料。
再有，在上述的各实施例中已说明的半导体装置的制造方法中，作为元件，以NPN晶体管为例进行了说明。本发明不限于NPN晶体管，也可应用于PNP晶体管。此外，不限于双极型晶体管，也可应用于MOS晶体管。再者，不限于晶体管，即使对于其它的元件也可应用，这一点是很明白的。
这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是上述的实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。
权利要求
1.一种半导体装置，其特征在于具备具有主表面的第1导电型的半导体衬底(1)；在上述半导体衬底(1)的上述主表面上形成的第2导电型层(3)；沟槽部(6a、6b)，被形成为贯通上述第2导电型层(3)并到达上述半导体衬底(1)的区域，将上述第2导电型层(3)隔离成一个元件形成区(3a、3b、3c)和另一个元件形成区(3a、3b、3c)；在上述沟槽部(6a、6b)的侧壁上形成的绝缘膜(7a、7b、9a、9b、71a、71b、75a、75b)；以及埋入半导体区域(10a、10b)，以填埋上述沟槽部(6a、6b)的方式在上述绝缘膜(7a、7b、9a、9b、71a、71b、75a、75b)上形成，以从上述沟槽部(6a、6b)的底部到开口端不对上述第2导电型层(3)施加应力的大致相同的膜厚来形成上述绝缘膜(7a、7b、9a、9b、71a、71b、75a、75b)。
2.如权利要求1中所述的半导体装置，其特征在于上述绝缘膜(7a、7b、9a、9b)包含氧化硅膜。
3.如权利要求2中所述的半导体装置，其特征在于上述绝缘膜(71a、71b、75a、75b)包含在上述氧化硅膜与上述埋入半导体区域(10a、10b)之间形成的氧化阻止膜(71a、71b、75a、75b)。
4.如权利要求3中所述的半导体装置，其特征在于上述埋入半导体区域(10a、10b)在上述沟槽部(6a、6b)的底部与上述第1导电型的半导体衬底(1)的区域导电性地连接。
5.如权利要求4中所述的半导体装置，其特征在于上述埋入半导体区域(10a、10b)包含第1导电型的杂质。
6.如权利要求1中所述的半导体装置，其特征在于上述绝缘膜(75a、75b)由氧化阻止膜(75a、75b)构成。
7.如权利要求6中所述的半导体装置，其特征在于上述埋入半导体区域(10a、10b)在上述沟槽部(6a、6b)的底部与上述第1导电型的半导体衬底(1)的区域导电性地连接。
8.如权利要求7中所述的半导体装置，其特征在于上述埋入半导体区域(10a、10b)包含第1导电型的杂质。
9.如权利要求1中所述的半导体装置，其特征在于上述第2导电型层(3)的上表面、上述绝缘膜(7a、7b、9a、9b、71a、71b、75a、75b)的上端和上述埋入半导体区域(10a、10b)的上表面大致处于同一平面上。
10.一种半导体装置的制造方法，其特征在于，具备下述工序在第1导电型的半导体衬底(1)的主表面上形成第2导电型层(3)的工序；形成将上述第2导电型层(3)分成一个元件形成区(3a、3b、3c)和另一个元件形成区(3a、3b、3c)用的沟槽部(6a、6b)的工序；在包含上述沟槽部(6a、6b)内已露出的侧壁的上述第2导电型层(3)上形成第1绝缘膜(9)的工序；在上述第1绝缘膜(9)上形成半导体膜(10)以便填埋上述沟槽部(6a、6b)的工序；在上述沟槽部(6a、6b)内留下上述半导体膜(10)以形成埋入半导体区域(10a、10b)的工序；以及通过对位于上述第2导电型层(3)的上表面上的上述第1绝缘膜(9)进行热处理来形成比上述第1绝缘膜(9)厚的第2绝缘膜(33、63、61)的工序。
11.如权利要求10中所述的半导体装置的制造方法，其特征在于在形成了上述第2绝缘膜(33、63、61)后，具备下述工序对上述第2绝缘膜(33、63、61)进行加工以使在上述第2导电型层(3)中至少形成规定的元件的区域部分的表面露出的工序；以及在上述第2导电型层(3)上形成第3绝缘膜(25)以便覆盖上述已露出的上述第2导电型层(3)的部分。
12.如权利要求10中所述的半导体装置的制造方法，其特征在于在形成上述埋入半导体区域(10a、10b)的工序中，对上述半导体膜(10)进行加工以便在上述第1绝缘膜(9)上留下上述半导体膜(10)，在形成上述第2绝缘膜(63)的工序中，对包含在上述第1绝缘膜(9)上留下的上述半导体膜(10)的部分进行上述热处理。
13.如权利要求10中所述的半导体装置的制造方法，其特征在于在形成上述埋入半导体区域(10a、10b)的工序中，对上述半导体膜(10)进行加工以使位于上述第2导电型层(3)的上表面上的上述第1绝缘膜(9)的表面露出，在形成上述第2绝缘膜(61)的工序中，在上述第1绝缘膜(9)的表面已露出的状态下进行上述热处理。
14.一种半导体装置的制造方法，其特征在于，具备下述工序在第1导电型的半导体衬底(1)的主表面上形成第2导电型层(3)的工序；形成将上述第2导电型层(3)分成一个元件形成区(3a、3b、3c)和另一个元件形成区(3a、3b、3c)用的沟槽部(6a、6b)的工序；在上述沟槽部(6a、6b)内已露出的侧壁上形成氧化阻止膜(71、75)的工序；在上述氧化阻止膜(71a、71b、75a、75b)上形成半导体膜(10)以便填埋上述沟槽部(6a、6b)的工序；在上述沟槽部(6a、6b)内留下上述半导体膜(10)以形成埋入半导体区域(10a、10b)的工序；以及通过进行热处理在第2导电型层(3)上形成绝缘膜(31)的工序。
15.如权利要求14中所述的半导体装置的制造方法，其特征在于在形成了上述氧化阻止膜(75)后及形成上述半导体膜(10)之前，具备露出位于上述沟槽部(6a、6b)的底部的上述半导体衬底(1)的区域的工序，在形成上述半导体膜(10)的工序中，将上述半导体膜(10)导电性地连接到已露出的上述半导体衬底(1)的区域上。
全文摘要
在P－型硅衬底(1)上形成了N－型外延层(3)。形成了贯通N－型外延层(3)并到达P－型硅衬底(1)的规定的深度的沟槽(6a、6b)。在沟槽(6a、6b)的侧壁上形成了热氧化膜(9a、9b)。形成了埋入多晶硅(10a、10b)，使其填埋沟槽(6a、6b)。以从沟槽(6a、6b)的底部到开口端不对N－型外延层(3a－3c)施加应力的大致恒定的膜厚来形成了热氧化膜(9a、9b)。由此，可得到漏泄电流被抑制的半导体装置。
文档编号H01L29/732GK1421914SQ0212707
公开日2003年6月4日 申请日期2002年7月26日 优先权日2001年11月22日
发明者中岛贵志 申请人:三菱电机株式会社