专利名称：倒焊芯片封装基板的制作方法
技术领域：
本实用新型涉及一种倒焊芯片封装基板，且特别涉及一种具有厚度较薄的核心介电层(core dielectric layer)的倒焊芯片封装基板。
请参考
图1，其为常见的一种倒焊芯片球格阵列型封装结构的剖面示意图。芯片10的主动表面12配置有多个焊垫14，用于作为芯片10的信号输出输入的媒介，而焊垫14上分别配置有一凸块20，用于分别电性及机械性连接倒焊芯片封装基板30的顶面上的凸块垫(bump pad)33a。此外，倒焊芯片封装基板30(以下简称基板30)主要由多层图案化的导线层32及多层介电层34所相互交错叠合而成，并可利用多个导电插塞36分别贯穿介电层34，用于电性连接二层或二层以上的导线层32，其中介电层34的最中间为核心介电层34c，而导电插塞36包括镀通插塞(Plating Through Hole，PTH)36a及导通插塞(via)36b，两者依照加工过程上的不同而有孔径上的差异。
请同样参考图1，基板30的顶面的凸块垫33a由这些导线层32的最顶层(即导线层32a)所构成，并利用一图案化的焊罩层(Solder Mask)38a来保护导线层32a及介电层34a，同时暴露出导线层32a的凸块垫33a。此外，倒焊芯片封装基板30的底面还配置有多个接合垫33b，其由导线层32的最底层(即导线层32b)所形成，并同样利用一图案化的焊罩层38b来保护导线层32b及介电层34b，同时暴露出导线层32b的接合垫33b，而接合垫33b上还可配置焊球(Ball)40等导电结构。
请同样参考图1，芯片10的焊垫14可分别经由凸块20，而电性及机械性连接至倒焊芯片封装基板30的对应的凸块垫33a，再经由各层导线层32及各个导电插塞36，而向下绕线至倒焊芯片封装基板30的底面的接合垫33b，最后利用接合垫33b上的焊球40等导电结构，而电性及机械性连接至下一层级(next level)的电子装置，例如一印刷电路板(PCB)。此外，还可将一填充底材(underfill)22充填于芯片10与基板30之间的间隙，用于保护焊垫14、凸块20及凸块垫33a的裸露出的部分，并缓冲芯片10与基板30之间的热应变(thermal strain)。
请参考图2，其为常见的一种倒焊芯片封装基板的剖面示意图。此处以六层板(2+2+2)的倒焊芯片封装基板100(以下简称基板100)为例，在基板100的加工过程中，首先提供一双面板，即两面均分别具有一铜箔层(copperfoil)的一树脂片(prepreg)，而树脂片作为一核心介电层120c(即图1的组件标号34c)，用于电性隔离上述的两铜箔层，其中树脂片的组成成分包括有玻璃纤维(glass fiber)，用于增加基板100的结构刚性。接着，例如以微影(photolithography)及蚀刻(etching)等加工过程，图案化上述的二铜箔层，而分别形成导线层110c及导线层110d。之后，利用增层法(build-up)的加工过程，在导线层110c上依序形成介电层120b、导线层110b、介电层120a及导线层110a，并在导线层110d上依序形成介电层120d、导线层110e、介电层120e及导线层110f。此外，还可在最顶层的导线层110a(即图1的组件标号32a)及介电层120a(即图1的组件标号34a)的表面形成一焊罩层130a(即图1的组件标号38a)，用于保护导线层110a及介电层120a。同样地，也可在最底层的导线层110f(即图1的组件标号32b)及介电层120e(即图1的组件标号34b)的表面形成一焊罩层130b(即图1的组件标号38b)，用于保护导线层110f及介电层120e。
请同样参考图2，核心介电层120c的组成成分通常包括玻璃纤维，其目的在于增加基板100的结构刚性，从而预防芯片在封装至基板100的表面之后，封装有芯片的基板100在高温之下发生翘曲(warpage)的现象。值得注意的是，常见的基板100除了核心介电层120c的组成成分包括玻璃纤维之外，其它的介电层120(即介电层120a、120b、120d、120e)的组成成分并未包括玻璃纤维，为了使基板100具有适当的结构刚性，核心介电层120c必须具有足够的厚度。以六层板的倒焊芯片封装基板100为例，基板100的核心介电层120c的厚度必须设计约在800微米(micro-meter)上下，如此才能提供基板100足够的结构刚性。然而，请同样参考图2，厚度越大的核心介电层120c将会发生下列的问题(1)就倒焊芯片封装基板100而言，当核心介电层120c的上下两面的导线层110c及导线层110d分别形成电源面(power plane)及接地面(groundplane)时，若核心介电层120c的厚度越大，将相对使得导线层110c(例如为电源面)及导线层110d(例如为接地面)之间的距离越大，使得电源面及接地面之间所产生的去耦合电容(decoupling capacitance)较小，如此基板100内将产生较大的同步转换噪声(Synchronous Switching Noise，SSN)，并同时降低平面阻抗(plane impedance)的谐振频率(resonant frequency)，使得平面阻抗的谐振频率落在工作频率的范围之内，而可能在工作频率下发生取不到电流的情形；(2)承第(1)项所述，当核心介电层120c的厚度越大时，电源面及接地面之间的去耦合电容的值将相对越小。因此，为了要增加电源面及接地面之间的去耦合电容的值，常常在基板100的外表面上配设有数颗电容组件(capacitor)，并可经由图1的导电插塞36及其余的导线层110，使得电容组件的两端可分别电性连接至导线层110c(例如为电源面)及导线层110d(例如为接地面)，但是这样将相对提高倒焊芯片封装基板100的制造成本。
(3)就倒焊芯片封装基板100而言，由于镀通插塞(如图1的组件标号36a)的加工过程通常是利用机械钻孔的方式，先在核心介电层120c上形成贯孔，接着在贯孔的孔壁上电镀一层导电金属，用于电性连接上下相邻的导线层110c及导线层110d，并填入适当的介电材料于贯孔之内，最后完成上述的镀通插塞。然而，由于厚度越大的核心介电层120c将需要直径越大的钻头来形成贯孔，如此将增加镀通插塞的直径及其所占面积，因而不利于基板100的设计及布局。
(4)如图1所示，当芯片10与基板30同时处在高温环境下时，由于芯片10与基板30之间的热膨胀系数(Coefficient of Thermal Expansion，CTE)均不相同，如此将相对提高芯片10的边缘所承受的热应力，因而在芯片10的边缘容易发生不规则破裂(crack)的现象，或是接近芯片10的边缘的凸块20容易发生横向断裂的现象。
本实用新型的第二目的在于提供一种倒焊芯片封装基板，其具有厚度较小的核心介电层，以减少核心介电层的上下两侧分别作为电源面及接地面的两导线层的距离，因而增加电源面及接地面之间的去耦合电容的值，故可减少配设于基板上的电容组件的数量，因而相对降低倒焊芯片封装的制造成本。
本实用新型的第三目的在于提供一种倒焊芯片封装基板，其具有厚度较小的核心介电层，故在制作镀通插塞于核心介电层上的过程中，可以使用直径较小的钻头形成贯孔于核心介电层上，因而相对降低贯孔的直径，进而降低镀通插塞的直径及其所占面积，故有利于基板的设计及布局。
本实用新型的第四目的在于提供一种倒焊芯片封装基板，其具有厚度较小的核心介电层，故可降低基板的整体厚度及结构刚性(rigidity)，使得在芯片已倒焊接合至基板之后，且芯片及基板处在高温环境之下，将可降低芯片的边缘所受到的热应力。
基于本实用新型的上述所有目的，本实用新型提出一种倒焊芯片封装基板，其具有图案化的多层导线层、至少三层介电层及至少一导电插塞。其中这些导线层依序相互重叠，而这些介电层分别配设于相邻二导线层之间，用于隔离相邻二导线层，并与这些导线层相互交错叠合。此外，这些介电层的最中间者为一核心介电层，而此核心介电层的厚度介于50～400微米之间。另外，导电插塞则贯穿至少一介电层，用于电性连接至少二导线层。值得注意的是，上述所有的介电层(包括核心介电层)的组成成分均包括玻璃纤维。
为让本实用新型的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图标记及表格，作详细说明如下。
120、220介电层120c、220c(核心)介电层130、230焊罩层请同样参考图3，基板200更具有多个导电插塞(即图1的组件标号36)，用于电性连接二层或二层以上的导线层210，其中这些导电插塞包括有镀通插塞(PTH)(即图1的组件标号36a)及导通插塞(via)(即图1的组件标号36b)。此外，在最顶层的导线层210a(即图1的组件标号32a)及介电层220a(即图1的组件标号34a)的表面更形成一焊罩层230a(即图1的组件标号38a)，用于保护导线层210a及介电层120a。同样地，在最底层的导线层210f(即图1的组件标号32b)及介电层220e(即图1的组件标号34b)的表面也形成一焊罩层230b(即图1的组件标号38b)，用于保护导线层210f及介电层220e。
请同时参考图2、3，常见的倒焊芯片封装基板100其核心介电层120c的厚度约在800微米左右，而本实用新型的较佳实施例的倒焊芯片封装基板200其核心介电层220c的厚度则是介于50～400微米之间。值得注意的是，一旦降低核心介电层220c的厚度，将减低核心介电层220c的结构刚性，而连带降低基板200的结构刚性。因此，为了维持基板200的应有的结构刚性，使得基板200的对应与芯片10相互倒焊芯片接合的一面具有良好的共面度，除了让核心介电层220c的组成成分包括玻璃纤维以外，位在核心介电层120c的上下两侧的介电层220a、220b、220d、220e，其组成成分也可包括玻璃纤维。因此，本实用新型的所有介电层220(包括核心介电层220c)的材质均可采用含采用含有玻璃纤维的树脂材料，例如Bismaleimide Triazine(简称BT材料)等等。
请同样参考图3，由于本实用新型的较佳实施例缩小倒焊芯片封装基板200的核心介电层220c的厚度，使得分别位于核心介电层220c的上下两侧的导线层210c及导线层210d，其两者之间的距离将更为接近。值得注意的是，电容公式为C＝εr(A/d)，其中εr为介电常数，A为面积，d为距离，当导线层210c及导线层210d分别作为电源面及接地面时，由于电源面及接地面之间的距离d较小，故在电源面及接地面的面积A前后相同的情况下，电源面及接地面之间的去耦合电容的电容值C将相对提高。值得注意的是，当去耦合电容的电容值C提高时，将可相对降低倒焊芯片封装基板200内所产生的同步转换噪声。
由于常见的倒焊芯片封装基板的核心介电层具有较大的厚度，使得电源面及接地面之间所产生的去耦合电容的电容值C较低，为了增加电源面及接地面之间的去耦合电容，以降低基板内所产生的同步转换噪声，常见通常是在基板的顶面配设有多颗电容组件，并经由基板的导线层及导电插塞，而将电容组件的两端分别电性连接至基板的电源面及接地面，以额外地增加电源面及接地面之间的去耦合电容。
承上所述，常见在倒焊芯片封装基板上额外配设电容组件的缺点，除了增加电容组件的零件及组装成本以外，更必须使得每个电容组件的两端均可分别绕线(routing)至电源面及接地面，如此将不利于倒焊芯片封装基板的设计及布局。然而，本实用新型的倒焊芯片封装基板的核心介电层具有较小的厚度，故可使得核心介电层的上下两侧分别作为电源面及接地面的两导线层之间的距离减少，因而增加电源面及接地面之间所产生去耦合电容。当电源面及接地面之间所产生去耦合电容的值足够时，将可减少额外配设于倒焊芯片封装基板上的电容组件的数目，甚至无须在倒焊芯片封装基板上配设电容组件，因而有效降低倒焊芯片封装基板的制作成本，并同时有利于倒焊芯片封装基板的设计及布局。
请参考图7，其为具有不同厚度的核心介电层的倒焊芯片封装基板内所产生同步转换噪声的最大值的比较表。如图7所示，当核心介电层的厚度为800微米时，倒焊芯片封装基板内所产生同步转换噪声的最大值为0.0130mV(毫伏特)。然而，当核心介电层的厚度降低为300微米时，倒焊芯片封装基板内所产生同步转换噪声的最大值将降低为0.0068mV，其增益率为47.69％。此外，当核心介电层的厚度更降低为100微米时，倒焊芯片封装基板内所产生同步转换噪声的最大值更降低为0.0021mV，其增益率更提高为83.85％。故由图7得知，当倒焊芯片封装基板的核心介电层的厚度越小时，倒焊芯片封装基板内所产生的同步转换噪声将相对降低。因此，本实用新型的较佳实施例的倒焊芯片封装基板其核心介电层的厚度系介于50～400微米之间，其较小于常见的核心介电层所具有800微米左右的厚度，故可有效降低倒焊芯片封装基板内所产生的同步转换噪声。
此外，当倒焊芯片封装基板的核心介电层具有较小的厚度时，可相对提高平面阻抗的谐振频率，以避免在工作频率之下发生取不到电流的情形，其原因说明如下文。由于电感公式为Z＝JωL，其中Z为平面阻抗，J为定值，ω为谐振频率，L为等效电感，所以等效电感(L)与谐振频率(ω)之间系呈反比关系，即L∞1/ω，而平面阻抗(Z)与等效电感(L)之间系呈正比关系，即Z∞ω。值得注意的是，平面阻抗(Z)系由电源面及接地面之间的核心介电层所形成，且平面阻抗(Z)与核心介电层的厚度(T)之间系呈正比关系，即Z∞T。因此，当核心介电层的厚度(T)越小时，将相对降低平面阻抗(Z)，且相对降低等效电感(L)，并相对提高谐振频率(ω)。
为了证明当倒焊芯片封装基板的核心介电层具有较小的厚度时，将可相对地降低等效电感及提高谐振频率。请参考图4，其为倒焊芯片封装基板的平面阻抗的谐振频率图。当倒焊芯片封装基板的核心介电层的厚度依序为800微米、300微米及100微米时，倒焊芯片封装基板的平面阻抗(plane impedance)的谐振频率曲线则依序为曲线401、曲线402及曲线403。请同时参考图8，其为具有不同厚度的核心介电层的倒焊芯片封装基板，其平面阻抗的谐振频率及等效电感的比较表。当核心介电层的厚度为800微米时，平面阻抗的谐振频率为948MHz(百万赫兹)，即图4的曲线401的波峰(peak)所对应到的谐振频率，而等效电感则为0.2783nH(毫亨利)。然而，当核心介电层的厚度下降为300微米时，平面阻抗的谐振频率将提高为1224MHz，即即图4的曲线402的波峰所对应到的谐振频率，而等效电感则下降为0.2283nH，且增益率为17.97％。此外，当核心介电层的厚度更下降为100微米时，平面阻抗的谐振频率更提高为1456MHz，即图4的曲线403的波峰所对应的谐振频率，而等效电感更下降为0.1963nH，且增益率也提高为29.46％。因此，当倒焊芯片封装基板的核心介电层的厚度较小时，将可相对提高平面阻抗的谐振频率而远离工作频率，以避免在工作频率之下发生取不到电流的情形。
请参考图2、3，由于常见的核心介电层120c的厚度约在800微米左右，而本实用新型的核心介电层220c的厚度则是介于50～400微米之间。因此，当利用机械钻孔的方式在核心介电层120c及核心介电层220c上形成贯孔，以制作镀通插塞(如图1的组件标号36a)时，将可使用直径较小的钻头，来钻透厚度较小的核心介电层220c，故可有效缩小贯孔的直径，因而缩小镀通插塞的直径及其所占面积，如此将有利于基板200的设计及布局，同时维持核心介电层220c的上下两侧的电源面或接地面的完整性，有助于提升基板200的整体的电气效能。
请参考图1，由于芯片10及基板30的热膨胀系数均不相同，因此，在封装加工过程的回焊处理(reflow)及可靠性测试的热冲击测试(Thermal ShockTest，TST125～-55℃)等高温环境之下，芯片10及基板30的交界处将相对产生热应力(thermal stress)。值得注意的是，当核心介电层34c的厚度增加时，将相对增加基板30的整体厚度，因而提高基板30的结构刚性，连带使得芯片10的边缘所承受的热应力相对提高，如此将使得芯片10的边缘容易发生不规则破裂(crack)的现象，或使得接近芯片10的边缘的凸块20容易发生横向断裂的现象。
请参考图5、6，其中图5为芯片的最大第一主轴应力的比较图，而图6为芯片的最大Von-Mises应力的比较图。以热冲击测试为例，如图5所示，当芯片封装至具有不同厚度的核心介电层的倒焊芯片封装基板时，若核心介电层的厚度越小，则芯片于摄氏-55度时所承受的最大第一主轴应力也相对越小。此外，同样以热冲击测试(Thermal Shock Test，TST摄氏125～-55度)为例，如图6所示，当芯片封装至具有不同厚度的核心介电层的倒焊芯片封装基板时，若核心介电层的厚度越小，则芯片于摄氏-55度时所承受的最大Von-Mises应力也相对越小。
本实用新型的倒焊芯片封装基板利用减少核心介电层的厚度来降低基板的整体厚度，同时降低基板的结构刚性，当芯片及基板同样处在高温环境之下时，芯片的边缘所受到的热应力将相对降低。值得注意的是，为了使芯片在倒焊芯片接合至基板时，基板的与芯片接合的一面能具有良好的共面度，除了核心介电层之外，其余的介电层也可采用含有玻璃纤维的介电材料。
综上所述，本实用新型的倒焊芯片封装基板的核心介电层其厚度介于50～400微米之间，与常见的具有800微米左右厚度的核心介电层相较之下，本实用新型的倒焊芯片封装基板系可增加电源面及接地面之间的去耦合电容的值，进而有效降低倒焊芯片封装基板内所产生的同步转换噪声，并且降低基板上配设电容组件的数目。此外，更可同时提高平面阻抗的谐振频率，使之远离工作频率的范围，以避免在工作频率之下发生取不到电流的情形。另外，可降低镀通插塞的直径及其所占面积，故有利于倒焊芯片封装基板的设计及布局。并且，可以降低基板的整体厚度及结构刚性，使得在芯片已倒焊芯片接合至基板之后，且芯片及基板处在高温环境之下，将可降低芯片的边缘所受到的热应力。
本实用新型虽以较佳实施例公开如上，然其并非用于限定本实用新型的范围，任何本领域普通技术人员，在不脱离本实用新型的精神和范围内，可做一些等效变动与修改，因此本实用新型的保护范围以权利要求为准。
权利要求1.一种倒焊芯片封装基板，其特征在于，包括图案化的数个导线层，依序相互重叠；至少三介电层，分别配设于相邻两导线层之间，用于隔离这些导线层，并与这些导线层相互交错叠合，其中这些介电层的最中间为一核心介电层，而该核心介电层的厚度介于50～400微米之间；以及至少一导电插塞，贯穿至少一这些介电层，用于电性连接至少二这些导线层。
2.如权利要求1所述的倒焊芯片封装基板，其特征在于，这些介电层的组成成分含有玻璃纤维。
3.如权利要求1所述的倒焊芯片封装基板，其特征在于，这些介电层的材质包括含有玻璃纤维的树脂。
4.如权利要求3所述的倒焊芯片封装基板，其特征在于，这些介电层的材质包括Bismaleimide Triazine，即BT材料。
专利摘要本实用新型涉及一种倒焊芯片封装基板，具有图案化的多层导线层、至少三层介电层及至少一导电插塞。其中这些导线层依序相互重叠，而这些介电层分别配设于相邻二导线层之间，用于隔离相邻二导线层，并与这些导线层相互交错叠合。此外，这些介电层的最中间为一核心介电层，而此核心介电层的厚度介于50～400微米之间。另外，导电插塞则贯穿至少一介电层，用于电性连接至少二导线层。值得注意的是，上述所有介电层(包括核心介电层)的组成成分均包括玻璃纤维。
文档编号H01L23/14GK2566456SQ0224232
公开日2003年8月13日 申请日期2002年7月31日 优先权日2002年7月31日
发明者许志行, 廖学国, 徐鑫洲 申请人:威盛电子股份有限公司