专利名称：半导体工艺与集成电路的制作方法
技术领域：
本发明总体而言涉及硅IC技术领域，更具体而言，本发明涉及在一工艺流程中，尤其是设计用于双极RF-IC的工艺流程中集成有源器件和无源器件。
背景技术：
目前，高级硅双极CMOS或BiCMOS电路用于频率范围为1-5GHz的高速应用中，以取代先前只有采用基于III-V的技术方可实现的电路。其主要应用领域为现代远程通信系统。这种电路主要用于模拟功能，例如用于切换电流及电压；以及用于高频无线电功能，例如用于混合、放大及检测功能。
为获得非常适于例如远程通信应用的晶体管，不仅需要渡越时间短(高fT)，而且还要求具有较高的最大振荡频率(fmax)与较佳的线性度。为实现这一点，晶体管必须不仅具有短且最优化的竖直结构，而且其内部寄生量(主要由集电极-基极电容与基极电阻组成)也必须极低。由于电子的迁移率高，因而用于电路设计的主要元件为NPN型晶体管。因此，工艺设计的首要目的是获得具有最佳特性的NPN型晶体管。
为实现电路设计，还需要某种p型器件。在按上述原则设计的工艺中可以增加高性能PNP型晶体管，但就附加掩膜层及工艺复杂性而言，此种方法通常成本很高。
但是，对于大多数电路设计而言，通常任一种简单的p型器件即足以满足大多数设计需求。在一BiCMOS制造工艺中，当然也可以使用PMOS晶体管。在一双极RF-IC制造工艺中，通常可在不进一步增加工艺复杂性的情况下获得横向PNP型晶体管。
在IC制造工艺中的有源器件得到持续改进的同时，需要改进器件隔离来与此相适应。对于四分之一微米及以下技术，广泛采用浅沟道隔离(STI)来获得一近乎平整的平面。与LOCOS隔离相比，采用STI可以获得更高的组装密度、更严格的设计规则、更低的寄生量、及更高的CMOS与双极电路成品率，参见Nandakumar、A.Chatterjee、S.Sridhar、K.Joyner、M.Rodder以及I.-C.Chen等人编写的“用于高级ULSI CMOS技术的浅沟道隔离(Shallow Trench Isolation foradvanced ULSI CMOS Technologies)”，1998，IEDM技术文摘(IEDMTech.Dig.)，第133页。尽管要求使用蚀刻与回填工艺步骤，但STI可在各电路元件之间的隔离所需的面积降低方面有显著改进。在工艺流程中，已广泛使用化学机械平面化(CMP)来实现STI。为进一步降低敏感模拟无线电电路中的寄生量与串扰，在双极工艺中，在各器件之间采用深沟道(DT)隔离来取代结式隔离，参见P.Hunt与M.P.Cooke编写的“工艺HE一种用于模拟及数字应用的先进的沟道隔离双极技术(Process HEa highly advanced trenchisolated bipolartechnology for analogue and digital applications)”Proc.IEEECICC 1988，第816页。DT隔离亦已应用于CMOS中，参见R.D.Rung、H.Momose及Y.Nagakubo编写的“深沟道隔离CMOS器件(Deep trenchisolated CMOS devices)”，1982，1EDM技术文摘(IEDM Tech.Dig.)，第237页，尽管这种应用并不常见。对于高性能RF-IC，可同时采用STI与DT，参见作为WO 0120664公开的国际专利申请案(发明者为H.Norstrm、C.Bjrmander及T.Johansson)。
但是，当在高性能RF-IC中采用STI隔离时，可能不能如先前一般通过成功利用业已存在的结构来获得模向PNP型晶体管。当结构中井的外延层设定为低于1μm时，再加上STI隔离(其自表面向下到达外延层内约0.5μm)，在处理之后，场区域上STI隔离下面将不存在井区。相反，子集电极直接位于场氧化物下面。尽管仍可能发现横向PNP结构，但是此时基极主要由高掺杂子集电极区构成，由此将使电流增益(β)太低以致不可用。因此，必须找出另外一种可获得一种具有合理特性的p型器件的方法。
并且，采用目前的STI隔离技术，可能会产生在不同器件区域之间存在漏电流的问题。此外，可能难以在双极晶体管中获得极低的基极-集电极电容，并且一具有高β值的寄生pnp器件(非本征基极/n井/p井)可能会引发问题(当n井掺杂度极低时尤其如此)。
发明内容
因此，本发明的一个目的是提供一种制造集成电路，特别是制造用于射频应用的集成电路的方法，该方法可采用最少的工艺步骤来有效生产包含双极晶体管及MOS器件，特别是PMOS晶体管及其他p型MOS器件的高品质集成电路。
在此方面，本发明的一个具体目的是提供一种这样的包含若干多功能处理步骤的方法。
为此，根据第一个方面，本发明包括一种包含如下步骤的方法-提供一硅基材，其可以是一同质基材，也可能是一位于一晶圆顶面的外延层；-在该硅基材上形成双极晶体管的一有源区及MOS器件的一有源区，以通过掺杂基材的两个表面区域及/或基材顶面一外延层的两个基材区域的方法实现为佳；-在一水平平面内，围绕这些有源区形成场隔离区，以采用浅沟道隔离(STI)为佳，也可视需要采用深沟道隔离(DT)；-在MOS器件的有源区上较佳地以一位于一栅极氧化物层顶面上的栅极多晶硅层的形式形成一MOS栅极层迭；-在该MOS栅极层迭上及双极晶体管有源区上形成一电绝缘材料层，较佳为一氮化物层；-通过在该电绝缘层中制成一窗孔(较佳地通过蚀刻)，而在该双极晶体管有源区中界定一基极区，其中-该电绝缘层中窗孔的制成方式须使该电绝缘层的剩余部分部分地覆盖双极晶体管的有源区，亦即覆盖沿该有源区周边的外围部分；以及-MOS栅极区上的电绝缘层仍保持存在，以在后续制造步骤，尤其包括离子植入、热氧化及/或蚀刻步骤中，封装并保护该MOS栅极区。
较佳地，同时保留双极晶体管集电极插头区上的电绝缘层。
较佳地，将该电绝缘层的一部分用作一在该工艺中所制成的并行极板电容器中的电介质。
本发明的另一目的是提供一种在集成电路制造中，特别是在用于射频应用的集成电路制造中，形成一浅沟道以改进包含于该电路中的竖直双极晶体管隔离的方法。
在此方面，本发明的一具体目的是提供一种这样的方法，该方法可实现一种无电流泄漏问题的双极晶体管的制造。
为此，根据第二个方面，本发明的一个特点是提供一种方法，在该方法中-提供一第一掺杂类型(较佳为p型)的半导体基材；-在该基材中形成用于双极晶体管的一第二掺杂类型(较佳为n型)的隐埋集电极区；-在该基材顶面上外延生长一硅层；-在该外延生长的硅层中形成一用于双极晶体管的第二掺杂类型的有源区，其中该有源区位于该隐埋集电极区之上；-在该外延生长的硅层及硅基材中形成一浅沟道，其中该浅沟道在一水平面内包围该有源区，并竖直延伸入基材内一定距离；以及-使用一电绝缘材料填充该浅沟道。
较佳地，所形成的隐埋集电极区与浅沟道的相互关系为该隐埋集电极区延伸入位于该浅沟道下方的区域内。
本发明的再一目的是提供一种包括一竖直双极晶体管的集成电路，特别是用于射频应用的集成电路，该竖直双极晶体管通过一浅沟道以一种新颖的方式隔离，从而可以改进晶体管的性能，并进而改进集成电路的性能。
为此，根据本发明的第三个方面，本发明包括一种集成电路，该种集成电路包含-一种第一掺杂类型(较佳为p型)的半导体基材，其中该基材具有一上表面；-一形成于该基材中的竖直双极晶体管，其中该晶体管包含一第二掺杂类型(较佳为n型)的有源区，其中形成一发射极与一基极；及一第二掺杂类型的隐埋集电极区，其中该隐埋集电极区位于该有源区的下方；-一用于隔离该竖直双极晶体管的浅沟道，其中-沿基材表面看去，该浅沟道包围晶体管有源区，并填充有一电绝缘材料，同时自基材上表面垂直向下延伸至基材内隐埋集电极区所在位置的深度。
该隐埋集电极区较佳延伸到位于浅沟道下方的区域内，且该隐埋集电极连接至一亦由浅沟道包围的集电极插头。
根据下文对本发明较佳实施例的详细说明及附
图1-22，易知本发明的其它特点及其优点，这些较佳实施例的详细说明和附图仅以例示方式给出，因此对本发明并无限定意义。
附图简要说明图1-3、4a、5-19及20a-b为在本发明一较佳实施例工艺流程中一半导体结构的一部分的高度放大的剖视图。
图4b与图20c为SIMS(次级离子质谱)图，其分别显示根据本发明的较佳实施例制造的一NPN型晶体管及一隐埋集电极结构的顶面上一n井的掺杂分布图。
图20d为NPN型晶体管的基极-集电极电容与基极-集电极偏压的函数关系图，其中的晶体管分别根据一本发明制造工艺制造(下方曲线)与根据先前技术制造工艺制造(上方曲线)。
图21-22显示最重要掩膜的布置及与根据本发明制造的主要元件的元件区的电气连接。
具体实施例方式
在下文的说明中，为解释而非限定之目的，将对本发明进行具体说明，以使人们可透彻理解本发明。然而，所属技术领域的技术人员不难理解，本发明亦可以采用不同于这些具体说明的其它形式实施。
本说明介绍一种制造一种用于高频应用的集成硅双极电路的方法，该种集成硅双极电路包括NPN型晶体管、氮化物及MIM(金属-绝缘体-金属)电容器、以及电阻器。具体而言，本说明介绍将PMOS晶体管集成到电路中以便形成电路设计所必需的简单p型器件的概念。
本说明强调了选择一STI深度以使隔离向下到达一高掺杂子集电极层的重要性。
可得到的器件如下
·NPN·PMOS·准横向PNP器件(自PMOS衍生)·氮化物电容器·MIM电容器·多晶硅电阻器现在参照图1-22，下文分22节详细介绍用于制造高性能NPN型晶体管、PMOS晶体管及无源元件的工艺流程的发明性实施例。
1.起始材料图1显示在一掩埋n+层(子集电极)形成之前一硼掺杂p型硅晶圆的剖视图。该硅晶圆为一外延晶圆，包括一基材10，该基材10由一电阻率通常为10mΩcm且其上已生长一低掺杂p型硅层12的高掺杂p+晶圆11组成。该外延层的厚度通常为5-10μm，电阻率通常为10-20Ωcm。
应了解，在本发明的一较佳形式中，该低掺杂p型硅层12远厚于图1所示厚度。
或者，该p型晶圆也可以为一电阻率通常为1-20Ωcm的同质低掺杂p型晶圆(未图示)。
应注意，在上文发明摘要中及在发明说明书和权利要求书中出现的术语“基材”既可能是指一同质硅基材，也可能是指一种在一晶圆顶面上具有一外延层的结构。
2.子集电极植入下面参照图2，在硅基材10的表面上，通过热氧化形成一层厚度通常为20nm的薄的保护性二氧化硅层21。该层的作用是用作防止在植入过程中因金属或其他杂质而造成污染的保护性屏蔽层。该层厚度的选择须使在下一步骤中可穿过该层21实施离子植入。
在该晶圆表面上涂敷一抗光蚀剂薄膜22，并采用光刻法将其图案化。该图案化层(也称作SUB掩膜)的用途是通过掩蔽后续的离子植入，分别界定一用于一双极晶体管隐埋集电极的区域23、以及用于一PMOS晶体管的掺杂隐埋区24和用于一电容器的掺杂隐埋区25。
然后，植入用于掺杂子集电极的离子，较佳地，以约50keV的能量及约6E15cm-2的剂量植入砷，掺杂区在图2中用标号26表示。(在整篇说明书中，均采用XXEYY表示法，而不采用XX*10YY。)所选择的能量可使离子穿透未保护区域上的薄氧化物层而到达硅内，但在向受抗光蚀剂保护的区域上的硅渗透时受到阻碍。在完成植入后，使用常用的湿化学方法或干化学方法去除抗光蚀剂。
也可以采用其他n型掺杂剂来形成该n+子集电极区，例如锑(Sb)。但是，在给定层厚度条件下采用砷可获得较低的电阻率，这对于器件是有利的，例如可获得较低的集电极电阻及较低的侧壁集电极-基材电容。同时，由于砷的扩散率高于锑，因此为获得理想的子集电极分布所需的推进时间较短、温度较低。
3.子集电极推进、氧化及p型隔离植入然后，实施一种三步骤热处理。
首先，进行600℃退火，以使植入区内的损坏处再结晶。
然后，在约1100℃条件下进行高温推进，以使植入子集电极内的砷重新分布，从而获得如图3所示的掺杂区31。
随后将温度降至约900℃，在该温度下，在一湿环境中进行氧化。由于高掺杂n型区具有较高的氧化率，因此在已植入砷的区域上，将获得较未植入区域氧化物(-70nm)更厚的氧化物(-170nm)。由于在该氧化过程中会消耗硅原子，因此在去除氧化物后，在硅表面上仍将存在40-50nm高的台阶32。该印记将在一后续微影蚀刻步骤中用作一对准标记。
通常，在该步骤中采用1100℃范围内的同一温度氧化。为形成足够高的台阶，须在砷植入之前生长一层较厚的初始氧化物。在植入之前，将该氧化物图案化并加以蚀刻，以界定隐埋集电极区，随后在所蚀刻窗孔内生长一薄层屏蔽氧化物。其对硅中对准步骤的主要作用源于薄氧化物区与厚氧化物区的氧化物生长速度不同。如Y.-B.Wang、P.Jnsson及J.V.Grahn发表于电化学工程协会(TheElectrochemical Society)第196次会议(Honolulu，Hawaii，1999年10月17日-22日)的“砷增强氧化与隐埋集电极步骤的有效控制(Arsenic Enhanced Oxidation and Effective Control of BuriedCollector Step)”一文所述，通过采用较低的氧化温度，可以使用一简化的工艺流程，而无需使用单独的层来形成对准标记。
在移除氧化物之前，以通常120keV的能量及8E12cm-2的剂量使用由硼组成的离子植入剂实施一p型离子植入，由此生成的p掺杂区在图3中用标号33表示。该植入的实施不需要任何掩膜。能量与剂量的选择须使在n+子集电极砷掺杂区31内，植入的硼基本上不影响掺杂水平(施主原子的数目基本未变)。但是，在各子集电极区之间的区域中，形成中度掺杂的p区33，这些p区33将使各n区31相互隔离。
应当指出，通过将起始材料的初始掺杂水平从低掺杂p型增加到中度掺杂p型，可省去上述p型植入步骤且仍可获得功能器件。但是在该种情况下，自n+子集电极区向下到p-基材的集电极-基材电容将会增加。
关于如何制作子集电极n+区及中间的p区的一般步骤，在颁予Havemann的美国专利第5,374,845号中也有所介绍。但是，该专利涉及Sb掺杂层，并且采用一氮化物-氧化物双层以一传统方法来实现对准步骤。
4.外延沉积与n井植入移除氧化物21，较佳地采用湿化学法(氢氟酸，HF)移除。从而将在硅表面出现上文所述台阶32，然后采用常用技术在该表面上生长一厚度约为0.5-1μm的未掺杂(本征)外延硅层41，参见图4a。在外延生长过程中，也可以对层41进行n型掺杂。一典型的掺杂水平为约1E16cm-3。在颁予Havemann的美国专利第5,374,845号中，对应的外延层被轻度掺杂(电阻率高于10Ωcm)，但仍认为其基本是本征层。但是，一同质掺杂n型外延层将在后续工艺流程中使基材表面接点(所谓的“自顶向下接点”)的形成变得复杂。
在外延生长过程中，采用处于1100℃范围的高温。p型植入区33内的受主原子将扩散入基材内，从而将在不存在n+子集电极31的区域中外延硅41的之下形成隐埋p-区。应注意，上文中提到的台阶再现于外延硅层的顶面。
如下文所述，将在所选区域中对该外延层进行掺杂，以形成n型区与p型区(n井与p井)。在直接设置于n+子集电极31之上的n型区中，形成双极晶体管与电容器。在各n型区之间的p型区中，则形成自表面向下至基材的基材接点。
为获得具有优良线性度(即当放大一信号时，几乎不增加畸变)的NPN型晶体管，使基极-集电极电容低且电压变化小较为有利。在本发明中，外延层厚度及n井掺杂的选择须使当用于NPN型晶体管中时，自基极至子集电极的n井将已在低基极-集电极偏压下完全耗尽。从而，基极-集电极电容将在一较大的偏压范围内表现为近乎恒定的值。该特性与一种“穿通型”集电极器件类似，参见1999年IEEE BCTM会议会刊第50-53页Niu等人所著的文章。
接下来，形成一用于浅沟道的硬掩膜。用于浅沟道的掩膜层通过对硅表面进行氧化以形成一厚度通常约为10nm的热二氧化硅层42而形成。然后，通过化学气体沉积(CVD)，沉积一约200nm厚的氮化硅层43。也可以采用其他的厚度及/或掩膜材料组合。
随后实施一穿透该硬掩膜的离子植入，由此在外延层内形成上述n井。就该n-型植入而言，选用磷较佳，典型能量为650keV，剂量为9E11cm-2。在实施该植入时无需使用任何微影蚀刻掩膜层。视电气要求以及n井的厚度而定，可在一较大范围内选择所用的能量与剂量。
该离子植入也可以包含采用不同能量与剂量的多重植入，以获得一种更平缓的分布或者一种在远离表面处为高掺杂的掺杂分布，即所谓的“逆行分布”。至此，晶圆的整个表面区均由n井组成。选定区域内的p井将在一后续步骤中形成，参见下文第9节。n井分布也可以通过使用例如磷或砷对外延层进行现场掺杂而形成。
由此形成的结构如图4a所示，此阶段的隐埋集电极结构顶面的n井掺杂分布如图4b中的SIMS图所示。
在第5-8节中，将介绍采用浅沟道与深沟道隔离的器件隔离。该隔离方案亦阐述于国际公开案WO 0120664中。
5.浅沟道与有源区的形成现在考虑一浅沟道的形成。在氮化物层43上涂敷一抗光蚀剂(未图示)，然后使用一第一掩膜将其曝光，该第一掩模即所谓的STI掩膜，其在将蚀刻浅沟道的位置处留出窗孔。该蚀刻(较佳为各向异性)采用反应性离子蚀刻(RIE)实施，其穿透氮化物/氧化物层而进入硅基材，以形成如图5a所示的渐缩的(竖直)浅沟道51。这些沟道的较佳深度是距硅层41上表面0.2-0.7μm，或者更通常为0.3-0.5μm。
在完成浅沟道蚀刻后，移除抗光蚀剂。
或者，先蚀刻氧化物/氮化物双层42，43，然后去除抗光蚀剂。然后，在一步骤中，使用双层42和43作为一硬掩膜来蚀刻STI。
下文将参照图5b简单介绍浅沟道51的另一较佳设计。
该浅沟道51可以形成如下自硅表面，即基材10顶面上的硅层41的表面，竖直向下延伸到隐埋集电极区31，且较佳地继续向下延伸到一比隐埋集电极层31的深度更深的深度，该重达距离在图5b中用z表示。
另外，所形成的隐埋集电极区31与浅沟道51的相互关系可以为隐埋集电极区31延伸到位于该浅沟道之下的区域内，该区域在图5b中用x表示。
此种设计具有多项优点，其可以避免不同器件区之间的漏电流问题，并由此改善器件隔离。
因采用了较深的浅沟道，该设计可提供一低掺杂n井41(特别适用于双极晶体管)。亦可以获得较低的基极-集电极电容Cbc值；由于隐埋集电极区还延伸到浅沟道隅角下方(延伸距离x如图5b所示)，因而可避免出现可能由其它工艺所致的由非本征基极/n井/p井组成的寄生p/n/p器件。在一结式隔离工艺中，这种寄生器件的β值可能大于10，如果不采用本发明性浅沟道结构，则降低n井掺杂会使β值增大，同时会增加该结构穿通的危险性。
通过采用该发明性STI隔离，可以省去深沟道隔离(将在下面两节中阐述)，且仍能实现不存在闭锁问题的隔离。
6.深沟道硬掩膜的形成与深沟道蚀刻参见图6，下文将介绍一用于深沟道的硬掩膜的形成。在该结构的顶面(即氮化物层的剩余部分及浅沟道内)较佳地以贴合方式(例如通过CVD)沉积一层厚度通常为0.1-0.5μm的二氧化硅层61。较佳作法是以贴合方式沉积该氧化物层，否则，用于后续掩蔽与蚀刻的裕度将会减小。涂敷抗光蚀剂，然后使用第二掩膜，即所谓的深沟道掩膜(未图示)将其曝光。该沟道掩膜的窗孔可设置在浅沟道区内的任何位置。可通过使用不同的掩膜尺寸来选择深沟道的宽度。通常，较佳作法是使用具有固定横向尺寸(厚度)的沟道，较佳约为1μm或以下，否则，当采用非均匀蚀刻时将出现问题且在回填及平面化该深沟道时存在困难。
采用反应性离子蚀刻(RIE)技术蚀刻该氧化物层，以界定延伸到浅沟道底面的沟道窗孔。在氮化物层顶面上，使用抗光蚀剂掩膜保护氧化物层，该氧化物将在后续蚀刻步骤中用作一用于这些区域的硬掩膜。保留浅沟道区中将不形成深沟道的部分62处的氧化物层。在蚀刻完成之后，移除抗光蚀剂。
在上述国际公开案WO0120664中，讨论了如何选择所沉积二氧化硅层，以及如何对准沟道以使深沟道自对准于浅沟道的边缘。
然后，使用氧化物61作为硬掩膜，通过蚀刻形成深沟道63。如果产生一氧化物隔层，则其可界定自深沟道至有源区的距离。深沟道的深度至少为几微米，更佳为至少5微米。由此产生的结构如图6所示。沟道可具有笔直及/或渐缩的剖面，并具有底部圆角。
应注意，在上文第一节中所提到的具有厚低掺杂p型硅层12的本发明较佳形式中，该低掺杂硅层12可向下达到一基本对应于图6中参考编号63所示位置的深度。
随后在例如HF中移除用于形成深沟道图案的氧化物硬掩膜。
7.深沟道的填充与平面化随后，可以此项技术中已知的多种方式来填充沟道区51与63并将其平面化。作为一说明性实例，可通过实施一沟道内壁隔离层氧化来继续该工艺流程，其目的在于，对沟道的尖锐边缘进行倒角处理，以减小应力及不希望出现的电气效应。通过在高温(＞1000℃)条件下生长一薄层(20-30nm)热氧化物71即可实现该目的，参见图7。以一常规方式，使用一200nm厚的TEOS层及1500nm厚的多晶硅72填充沟道。然后对多晶硅进行返回蚀刻，以移除浅沟道区中的所有多晶硅。
或者，也可以在返回蚀刻浅沟道区中的多晶硅之前，通过化学机械抛光将多晶硅平面化。从而会减小深沟道内的多晶硅填充凹槽，因而，在后续步骤中仅需沉积一较薄的氧化物即可填充浅沟道。
由此生成的结构如图7所示。
8.浅沟道的填充与平面化，双层的剥除然后，使用例如CVD氧化物或一高密度等离子(HDP)氧化物81来填充剩余的浅沟道，并采用干蚀刻法或化学机械抛光法将其平面化，参见图8。
在完成本工艺模块的各步骤后，较佳地藉由湿法移除器件区上的氮化物43和氧化物42(亦参见图7)。至此，剩余结构由隔离区上的氧化物81及器件区上的裸露硅41组成。
9.p井的形成随后在选定区域(未图示)内形成p井。在一BiCMOS工艺中，p井主要用于NMOS晶体管及p型基材接点。在一纯粹的双极工艺中，p井区主要用于基材接点。在后续工艺流程中，可在表面处形成一高掺杂p+接点。p井区的设计须使在p井区下面将无子集电极n+区，并由此使p井区可直接接触p型基材。
p井的形成过程为首先生长一保护性氧化物91，参见图9；该氧化物91在后续工艺流程中也将用作硅基材与所沉积氮化硅之间的填充氧化物。氧化物91的厚度通常为10nm。
然后沉积一光掩膜(图中未示出)，该掩膜被称作p井掩膜，并将其图案化。采用离子植入法在硅中植入硼。所选用的能量及剂量须使离子可穿透氧化物而进入硅中，但不能穿透光掩膜。可采用双重植入来获得一更平缓的或逆行的掺杂分布。在一具体实例中，曾通过以100keV的能量及8E12cm-2的剂量植入硼并以200keV的能量及1E13cm-2的剂量植入另一植入剂来实施双重植入，以在选定区中获得约1E16cm-3的p井掺杂。在完成植入之后，采用常规干法或湿法移除光掩膜。
在第10-12节中，将介绍在工艺流程中用于形成一PMOS器件的附加步骤。上文中已论述在RF-IC工艺流程中增加PMOS器件的原因。此处介绍的这些附加步骤可全部省略而不会影响到晶圆上的任何其他器件。
下面将讨论关于一具有n+栅极且微影蚀刻栅极长度约为0.8μm的简单PMOS晶体管的集成的各个方面。参见例如S.Wolf编写的“用于VLSI Era的硅制作工艺，卷2-工艺集成(Silicon Processing forthe VLSI Era，Volume 2-Process Integration)”第392-397页，Lattice出版社，Sunset Beach，1990。在传统的CMOS/BiCMOS工艺中，在0.5-2μm的栅极长度范围内，最常选用的栅极材料为重掺杂n型多晶硅。在一双多晶双极工艺中，重掺杂n+与p+多晶硅均可存在。曾因工艺集成问题而选择n+栅极PMOS晶体管。n+栅极多晶硅的功函数非常适用于n型器件，而对于p型器件，则将形成一隐埋沟道器件。为将阈电压调节到所需的-0.5至-1V范围内，需采用一p型植入(硼)。由此可过补偿n表面，从而形成一空穴已耗尽的p区。精确的硼剂量取决于多个参数，例如，栅极氧化物的厚度及井掺杂。
10增加一PMOS器件阈电压调整在本阶段，晶圆表面由具有厚氧化物81的场氧化物区(STI)及具有薄氧化物91(10nmp井氧化物)的器件区组成，见图9所示。
现在涂敷一光掩膜101，见图10所示，该光掩模在将用作PMOS器件的器件区的区域上窗孔。然后向晶圆植入一p型掺杂剂--硼。所用能量的选择须使该掺杂剂不能穿透该光掩膜所覆盖的区域，但应穿透由薄氧化物覆盖的区域。通常采用20-50keV的能量。所选择的剂量须能够将阈电压(VTP)调整到-0.5至-1V范围内。所使用的典型剂量为1E12-1E13cm-2。其精确剂量，或剂量与元素的组合，取决于氧化物的厚度及PMOS栅极下面基材的本底掺杂情况，在本工艺流程中，该本底掺杂情况由第4节与第17节所述的植入，即n井植入与二次集电极植入来确定。
随后，移除光掩膜101。
11.增加一PMOS器件栅极氧化物与第一栅极材料的形成通过在HF中进行湿蚀刻移除p井氧化物(亦称作Kooi氧化物，见图9-10中的91)，并采用热氧化法，使用该PMOS晶体管的栅极氧化物111将其取代，见图11所示。该氧化物更新起因于对MOS的高要求，因为p井氧化物已经受过多次离子植入，其品质通常不足以满足要求。
通常，选用15nm或以下作为该栅极氧化物的厚度。在应能支持5V运行的本具体实例中，选用12nm的厚度。
紧接着，采用LPCVD技术在栅极氧化物111上沉积一第一未掺杂硅层112。所选择的沉积参数须使得可形成一非结晶层(α硅)。在当沉积温度低于约550℃时可实现这一点。该层的厚度很薄，通常处于100nm范围内，较佳为70nm。也可以使用在约625℃的沉积温度下形成的多晶硅来保护栅极氧化物。
若采用一多晶硅材料，则一湿蚀刻剂可能会穿透晶粒边界，但如果采用一近乎同质的α硅材料，则该效应会大大减小。
由此生成的结构如图11所示。
如果工艺集成要求如此，则可以于此阶段在多晶硅顶面上形成一薄氧化物层(未图示)。该薄氧化物可以由热生长氧化物、沉积氧化物或厚自然氧化物组成。
12.增加一PMOS器件MOSBLK蚀刻此时必须将形成PMOS栅极的一部分所需的沉积硅层112从晶圆的其他区域中移除。
在晶圆上涂敷一覆盖PMOS器件区的光掩膜121(MOSBLK掩膜，PMOS/VTP掩膜101的一种倒置掩膜型式)，参见图12。利用掩膜121，以场氧化物/栅极氧化物81/111作为蚀刻停止层，通过干蚀刻将硅移除。由此生成的结构如图12所示。
然后，使用常规方法移除该光掩膜。
13.集电极接点为形成有源器件(例如一晶体管)，需要具有一条自晶圆表面至子集电极的低电阻路径(例如一集电极插头)。并且，还可能需要其他种类的此种低电阻路径。可通过如下方式以微影蚀刻法界定该种路径沉积抗光蚀剂并将其图案化，以获得一DNCAP掩膜131，从而在将要形成该种路径(例如集电极插头)的位置处形成窗孔区132、133、134及135，参见图13。在图示的电路实例中，窗孔区134位于一插头将与一子集电极一起形成一并行极板电容器的一个电极的位置处。因此，该光掩膜也界定电容器区135。
在该抗光蚀剂已形成图案后，在窗孔区中实施掺杂。采用离子植入法实施该掺杂较佳，例如，以50keV的能量、5E15cm-2的剂量植入磷，但是也可以单独使用或与磷组合使用其他掺杂剂，例如砷。当采用沟道隔离时，必须特别小心。关于能量与剂量选取的详细内容，论述于作为WO 9853489公开的国际专例申请案(发明人H.Norstrm，A.Lindgren，T.Larsson，及S.-H.Hong)中。
在完成植入之后，仍将抗光蚀剂131保留在晶圆上；移除窗孔区中的保护性二氧化硅薄层111，以采用干法蚀刻为佳。应注意，氧化物层111仍存在于仍被抗光蚀剂覆盖的其他区域中，例如，仍存在于器件区中将后续形成双极NPN型晶体管基极区的部分(标号132与133之间的部分)中。
由此生成的结构如图13所示。
然后用常规方法移除抗光蚀剂，之后，对硅晶圆实施一种两步骤热处理通常首先在600℃下处理30分钟，然后在非氧化性气氛(例如包含N2或Ar)中在900℃下处理30分钟。当如在本工艺流程中一般使用一薄外延层时，可省略热处理步骤，而不会增加集电极电阻。
14.氮化物电容器的形成及发射极/基极窗孔的形成在完成热处理之后，沉积一氮化硅薄层(在图14中用标号141表示)，较佳地采用LPCVD技术来沉积，且通常沉积厚度处于20nm范围内。该层的用途有三方面(i)氮化物层中直接接触电容器区内硅晶圆的部分将用作将要形成的电容器中的电介质。由于氮化硅的介电常数(εr)约高于二氧化硅的介电常数2倍，因此，使用氮化物而非氧化物可以获得更大的每单位面积电容。
(ii)沉积于欲形成基极连接的有源区中氧化物上的氮化物层部分可为该绝缘介电层增加一附加厚度，从而降低基极-集电极结的寄生电容。
(iii)在后续工艺中，该氮化物层的一部分密封PMOS晶体管的第一栅极材料112。
该氮化物可用作一抗氧化掩膜。在无保护性氮化物膜时，重掺杂集电极插头会被严重氧化，最终将导致产生缺陷。因此，保留该集电极插头区上的氮化物层极为重要。并且，该氮化物亦可防止MOS栅极层迭内的第一多晶硅层出现有害的氧化。
在沉积该氮化硅层之前，可在经稀释的HF中短时清洗硅晶圆，以清除可能形成于高掺杂n+区上的任何二氧化硅。
另一种用于在一BiCMOS工艺流程中降低一单多晶双极晶体管发射极-基极电容的不同概念，阐述于下列专利中颁予S.H.Prengle与R.H.Eklund的第5,171,702号专利，以及上文中提到的颁予R.H.Havemann的第5,374,845号美国专利。
在沉积氮化物层141之后，通过下列方式采用光刻法将晶圆图案化沉积一抗光蚀剂层142，然后在该抗光蚀剂层上制作对应于将要形成的NPN型晶体管的窗孔，即所谓的E/B掩膜，以及在p型区中对应于任何基材接点(未图示)的窗孔。对应于NPN型晶体管的窗孔143设置于一在氮化物141之下无场氧化物81的区域中，并与场氧化物边缘适当隔开。对应于基材接点的窗孔设置于p井区中，位于隐埋p型区(未图示)的顶面上。
采用常规蚀刻法，且较佳地采用干法移除窗孔内的氮化物141及氧化物111，并且较佳地采用一能顺序性蚀刻该氮化物与氧化物的程序。当硅层41的表面暴露出来时即可结束蚀刻。对于NPN型晶体管，所述方法可将基极区缩小至由图案所设定的区域，而不是由场氧化物窗孔所界定的更大区域。通过这种方式，可将NPN型晶体管的基极与可能存在较高应力的场氧化物区的边缘隔开。此种制作一精确界定的、较小的窗孔的方法可以降低集电极-基极电容。
由此生成的结构如图14所示。
在对氮化物141及氧化物111的蚀刻向下达到硅层41之后，采用常规方法移除光掩模142。
15.非本征基极层的形成然后，采用CVD技术，在该结构上沉积一处于200nm范围内的薄硅层151，参见图15。该沉积条件的选择须使层151为非晶态，但也可采用微晶或多晶硅。该层的作用是用作NPN型晶体管的一非本征基极接点，以及氮化物电容器的上电极。
在该沉积完成之后，实施一离子植入。其目的是对该非晶硅层进行高掺杂，使其成为p型。选择用于离子植入的种类较佳为以约50keV的能量及约2E15cm-2的剂量植入BF2。也可以以较低能量植入硼。所选用的能量须使所植入的硼原子将不能穿透该沉积硅层151。如果采用一非晶硅层，则可以增强对植入掺杂分布的控制。
在硅层151的顶面上，采用PECVD技术沉积一厚度通常为150nm的二氧化硅层152。
也可以采用其他种类的低温氧化物，例如LTO。采用PECVD技术的目的在于，保持低温，以使非晶硅不会在该氧化物沉积过程中再结晶。关于在形成NPN型晶体管的非本征基极接点过程中，在一通过PECVD沉积的二氧化硅层下面设置一已植入BF2的非晶硅层的优点，在颁予H.Norstrm的第6,077,752号美国专利中进行了更详细的介绍。
由此生成的结构如图15所示。
16.发射极窗孔的图案化然后，在该结构上涂敷一被称作RFEMIT掩膜的光掩膜161，参见图16。该抗光蚀剂可保护氮化物电容器的上电极、p型基材接点以及将要形成NPN型晶体管的非本征基极区的区域。使用该抗光蚀剂作为一掩膜，采用干蚀刻法移除在前一步骤中沉积的二氧化硅152及非晶硅151。当氮化硅层141完全暴露于其对集电极区及MOS器件形成保护的窗孔场区域上时，停止蚀刻。
在一多室系统(群集系统)中实施该蚀刻较为有利。在这种情况下，在硅暴露在外的区域162，亦即将后续界定NPN型晶体管本征基极区的区域中，实施过蚀刻以移除20nm的硅。在PMOS晶体管的顶面上，存在类似氮化硅141，该蚀刻将在到达该氮化物时停止，且几乎不损伤该氮化物。
由此生成的结构如图16所示。
17.选择性植入集电极下一步骤是在将成为NPN型晶体管集电极的区域中实施一附加掺杂，该区域即所谓的二次植入集电极(SIC)，其在图16与图17中以标号171表示。该工艺步骤的目的是最大程度地减小基极加宽，从而改善晶体管的高频特性。在本具体实例中，采用双重磷植入来实施该附加掺杂。在第一步中，以200keV的能量植入剂量为5E12cm-2的磷，在第二步中，以420keV的能量植入剂量为4E12cm-2的磷。这两个步骤的次序可以颠倒，并且在实施该工艺的过程中，可能须调整精确的能量与剂量，以使其适合实际的工艺参数，例如外延层的厚度、温度势位等。
应注意，由于在步骤16中涂敷的抗光蚀剂161可保护NPN型晶体管的一部分，以使仅在发射极-基极窗孔内实施植入，因此，在非本征基极接点151的下面，集电极掺杂未得到增加。由此，可使NPN型晶体管的集电极-基极电容保持较低。
在该植入过程中，PMOS晶体管未被任何光掩模覆盖，因而可被所植入种类的离子完全穿透，由所植入种类的离子设定PMOS晶体管的n井的本底掺杂。因此，植入参数将影响晶体管的阈电压，但可以通过改变步骤11中的阈电压植入剂量来补偿。
在完成植入之后，采用常规方法移除抗光蚀剂；并在暴露出裸露硅的晶圆表面上，亦即在本征基极窗孔162(参见图17)中热生长一薄层厚度介于10-20nm范围的二氧化硅172。该生长在湿环境中、在800℃的较低温度条件下实施。在本步骤中，会使非本征基极电极151顶面上的剩余PECVD沉积氧化物层152因此而致密化。在该结构的侧壁上，热氧化物会生长于外露硅上。在热处理过程中，先前植入的硼在多晶硅内重新分布以形成p型基极接点路径173，与此同时，非晶硅151转化成多晶硅。
18.本征基极的形成在下一步骤中，将硼植入该结构中，以形成NPN型晶体管的本征基极区174。在本具体实例中，以约1.5E14cm-2的剂量及约6kev的能量植入硼。若要改变在前一步骤中生成的薄氧化物的厚度，则可能需要改变植入参数。由于其他硅区均由氮化物层141保护，因此，该植入仅进入基极区内的硅内。
在植入完成后，进一步对结构进行氧化(较佳地在湿环境中在800℃的条件下进行)，此会降低硅/二氧化硅表面处的硼原子浓度。
然后，采用LPCVD技术贴合沉积一厚约120nm的氮化硅层，参见图18a。通过一专用各向异性蚀刻来蚀刻该氮化物层，直至氮化硅侧壁隔层181仅留存于在表面上存在较大台阶的位置处，例如在NPN型晶体管的本征基极窗孔162内(内部隔层)。在该隔层形成之后，即可将该本征基极窗孔称为发射极窗孔162。在本次蚀刻中，不仅移除最近沉积的氮化物，并且亦移除存在于场81、集电极接点区41上及PMOS栅极结构112顶面上的薄层氮化物141(在步骤13中沉积)。
在发射极窗孔162的中心处仍保留热氧化物，该氧化物亦将被移除，可采用湿法或干法蚀刻来移除该氧化物。在本具体实例中，采用一种两步骤干法蚀刻。其中第一蚀刻步骤为采用RIE(反应性离子蚀刻)技术在Ar/CHF3/CF4等离子中移除氧化物；第二蚀刻步骤为就地在Ar/NF3中实施轻度同位硅蚀刻，以移除残余物并消除因前面RIE蚀刻所造成的辐射损伤。在该第二蚀刻步骤中，自发射极窗孔的暴露区移除约10nm的硅。由于该蚀刻影响到本征基极外形，因此，可以根据对欲制造NPN型晶体管电流增益(β或hFE)的要求来控制蚀刻深度。
该第二步蚀刻亦将移除PMPS晶体管上用作第一栅极材料112的硅的一部分。该栅极材料的初始厚度已选择为留有一定的余量，因而不会对PMOS晶体管造成任何问题。
由此生成的结构如图18a所示。
在该蚀刻完成之后，采用LPCVD技术沉积一通常厚度为220nm的多晶硅层182，参见图18b。然后，采用离子植入法对该层182实施掺杂，较佳地应植入砷及/或磷。
在较佳实施例中，该掺杂分三个单独的步骤实施。
第一步，以约50keV的能量及3E15cm-2的剂量在晶圆的整个表面中植入砷；第二步，利用一已图案化的抗光蚀剂掩膜(未图示)-该掩膜在用于低值电阻器(RLO)和高值电阻器(RHI)的区域上保留抗光蚀剂，以约150keV的能量及1.2E16cm-2的剂量实施砷植入。随后，移除该抗光蚀剂掩膜。
第三步，将另一可界定低值电阻器(RLO)区域、以及接点插头区域132、133及134的掩膜183(如图18c所示)图案化；然后以约25keV的能量及4E15cm-2的剂量植入磷；随后移除抗光蚀剂掩膜183。
由此获得的高值电阻器(RHI)的表面电阻率将约为500欧姆/平方，而低值电阻器(RLO)的表面电阻率将约为100欧姆/平方。通过调整所用剂量与能量可以改变这些电阻值。
一个重要的特点是，与发射极窗孔接触的多晶硅接受两次连续的、不同能量的砷植入。不允许磷进入该发射极多晶硅182，参见图18c。
但是，通常使用砷与磷的一组合物对与集电极接触的多晶硅实施植入。通过采用属同一掺杂类型但扩散率不同的两种不同的掺杂剂，可以获得低电阻性且较深的集电极接点。
19.发射极蚀刻然后，采用微影蚀刻及干蚀刻将已掺杂的多晶硅182(参见图18c)图案化，参见图19a。在本步骤中，界定NPN型晶体管的发射极191及集电极192的接点区、氮化物电容器的下电极193、PMOS晶体管的栅极194及基材接点195、以及低值与高值电阻器(图19a中未明确示出)。应注意，所示PMOS器件包含两个PMOS晶体管，因而具有两个栅极区194(用于制造一准横向PNP器件)。
在发射极窗孔162中多晶硅与单晶硅表面直接接触的位置处，多晶硅将在一后续工艺步骤中在本征基极区174内退火推进发射极的过程中用作掺杂源。利用抗光蚀剂掩模196(称为EMI POLY掩膜)移除部分经掺杂的多晶硅，直至场氧化物区81外露。采用RIE以Cl2/HBr/O2等离子实施该蚀刻较佳。
由此生成的结构如图19a所示。
在蚀刻完成之后，采用常规方法移除抗光蚀剂。
现在，须移除p型多晶硅层151顶面上的氧化物层152(未图示)。该移除可以通过干蚀刻来实现，既可以对整个晶圆进行整体蚀刻，也可以利用一被称为BASE OXREM掩膜的光掩膜197(参见图19b)进行局部蚀刻，在本实施例中，后者为较佳方法。该光掩膜所形成的图案须使窗孔形成于p+多晶硅层之上。然后，采用RIE以Ar/CHF3/CF4等离子移除氧化物。当抗光蚀剂窗孔中露出多晶硅时，停止蚀刻。使用一光掩膜而非进行整体蚀刻的优点在于，场氧化物区81会受到抗光蚀剂的保护，否则这些区域会遭到腐蚀。
在蚀刻完成之后，将抗光蚀剂保留于原位，实施一附加硼植入，以掺杂PMOS的相应源极区与漏极区198，如图19b所示。双极晶体管的非本征基极151、电容器的上极板151及p型基材接点(未图示)的多晶硅也同时受到植入。在蚀刻与植入均完成之后，移除抗光蚀剂。
20.发射极的激活与推进在晶圆上沉积一约30nm厚的薄氧化物层200。
较佳应采用TEOS，但亦可采用其他氧化物，例如LTO或PECVD。
在该氧化物200的顶面上，采用LPCVD技术贴合沉积一厚约100nm的氮化硅层201。由此生成的结构如图20a所示。
在沉积完成之后，在高温下将晶圆曝光，以激活并推进先前植入的掺杂剂。
在本发明的较佳实施例中，以一种两步骤式程序来实施该热处理。第一步，将晶圆在850℃温度下炉内退火30分钟，其目的是使掺杂剂在植入层内更均匀地重新分布。在本工艺流程中，该第一步实际上可以省略，这是因为该半导体晶圆已在沉积(通常在约790℃的温度条件下处理三个小时以上)氧化硅200/氮化硅201的过程中接受了充分的热处理。
第二步，使用一RTA(快速热退火)设备在氮气中实施另一热处理，热处理条件为1075℃，16秒。此次退火的目的是电激活所植入的物质，并设定NPN型晶体管发射极-基极结的最终掺杂分布及PMOS器件的分布。
应注意，先前沉积的氧化硅层200与氮化硅层201仍保留在晶圆上。其目的是阻止所植入的掺杂剂在热处理过程中向外扩散到周围区域。
在该热处理过程中，先前植入上部n-型多晶硅层191中的砷将通过扩散渗入本征基极内并形成发射极-基极结。在本实施例中，发射极202的深度为约50nm，该发射极下方本征基极的剩余厚度为约50nm。在单晶硅层表面与多晶层之间的结处的发射极窗孔中，砷的浓度通常为5E20个原子/立方厘米。在发射极-基极结处的本征基极中，相应的硼浓度通常为1E18个原子/立方厘米。
同时，先前植入非本征基极接点多晶硅层中的硼将扩散并连接至本征基极。在本文描述的制造工艺中，非本征基极的深度为约200nm，且该非本征基极多晶硅与单晶硅之间交界处的相应的硼浓度通常为1E20个原子/立方厘米。该高掺杂p型区称作非本征基极。
通过使硼从p型多晶硅层外扩散，可以一种相同的方式形成基材接点。
PMOS晶体管结构中的栅极194由n+型多晶硅层(即发射极多晶硅，图18b中的182)及第一栅极材料(图11中的112)的剩余部分组成，该第一栅极材料原本为未掺杂多晶硅。在热处理过程中，n+型掺杂剂已通过扩散而在栅极层中重新分布，从而使得此时该栅极均匀掺杂有n+型材料，因此，PMOS晶体管的n+型栅极194已经形成。
PMOS晶体管的源极/漏极区亦通过热处理激活。
由此生成的结构如图20a所示。
在退火之后，采用微影蚀刻法界定电阻器，以使一抗光蚀剂保护层将仅保留于电阻器本体(未图示)之上。而电阻器的端部将外露。在形成图案之后，蚀刻掉未覆盖有抗光蚀剂层的表面部分上的氮化硅层201及氧化硅层200。该蚀刻为各向异性，从而使隔层203沿N+型多晶硅层194的边缘形成，参见图20b。
本文所述的在一薄氧化硅层顶面上制成此种所谓的氮化硅隔层的工艺在很大程度上类似于在颁予H.Norstrm等人的第4,740,484号美国专利中所述的制造工艺。然后，移除抗光蚀剂层。
在移除该抗光蚀剂层之后，可为N+型多晶硅层194与P+型多晶硅层151配备一硅化物薄层，以降低与欲制造元件的各电极区相连的导体的电阻，由此可使这些导体被此一硅化物层旁路。该硅化物层可以由例如PtSi、CoSi2或TiSi2等构成。在一较佳实施例中，采用二硅化钛TiSi2，其借助一种所谓的“自对准”方法形成于外露硅表面上。由于电阻器本体未暴露在外，而是受到氮化硅层201的剩余部分的保护，因此其上不会形成硅化物。
在此种自对准硅化(SALICIDE)中(参见颁予Brighton等人的第4,789,995号美国专利及颁予Shibata的第4,622,735号美国专利)，在晶圆表面上较佳地通过溅射沉积一金属薄层，在本实施例中为一层厚约50nm的钛。然后，在一RTA设备中，使该金属层与外露硅在一氮气气氛中在约715℃的高温下反应一较短的时间(约20秒)；在某些情况下，也可以采用氧气与氨气的混合物。之后，采用湿化学方法溶解除去未与硅反应的钛，即在金属沉积之前表面上无外露硅的那些区域上的钛。该蚀刻步骤可选择性地移除未参与反应的钛，对硅化钛本身的影响很小。在该湿化学蚀刻工艺完成之后，使极板在约875℃的温度条件下退火约30秒，从而形成一低电阻性形式的二硅化钛。此时，由此制成的表面电阻率为约2-5欧姆/平方的硅化物层将仅存在于极板上先前曾存在外露硅的表面上，即与这些表面自对准。
在外部隔层203及SALICIDE(自对准硅化物)204形成后，该结构如图20b所示。图20c则显示一在上述工艺流程中制成的NPN型晶体管的SIMS分布。
图20d显示一NPN型晶体管的基极-集电极电容与基极-集电极电压之间的函数关系。下方曲线表示一根据本文所述发明性制造工艺制成的NPN型晶体管的电容，而上方曲线表示一采用一先前工艺并使用一较厚的外延层及一较高的井掺杂而制成的NPN型晶体管的电容。由此，可同时获得总电容值(在0V Vbc时用Cbc表示)与在整个范围内的较小的波动量。应注意，根据本发明制造的晶体管在偏压为约1V时已完全耗尽。
如颁予Johansson与Arnborg的第6,198,156号美国专利所述，通过仔细调整逆行分布，可以进一步改善晶体管的线性度。
21.掩膜布局，至第一金属层的接点孔图21a-c显示在前面各节中论述的三个主要器件(即NPN型晶体管、一准横向PNP(即PMOS器件)以及氮化物电容器)的掩膜布局图。图中亦显示至第一金属层的接触孔(成方格式图案)。
图21a显示用于NPN型晶体管的掩膜，其中22为SUB掩膜，211为STI掩膜(参见第5节)，212为深沟道掩膜(参见第6节)，213为p井掩膜(参见第9节)，142为E/B掩膜，161为REFEMIT掩膜，196为EMI POLY掩膜，197为BASE OXREM掩膜。
此外，该图亦显示分别用于基极214、发射极215及集电极216的接点孔。
图21b显示用于准横向PNP晶体管的掩膜，其中22为SUB掩膜，211为STI掩膜(参见第5节)，212为深沟道掩膜(参见第6节)，213为p井掩膜(参见第9节)，121为MOSBLK掩膜，131为DNCAP掩膜，196为EMI POLY掩膜，197为BASE OXERM掩膜。应注意，该元件的设计与各剖视图所示不同，因为基材接点亦形成为环形。
此外，该图亦显示分别用于栅极217(接地)、源极218(集电极)、漏极219(发射极)、以及基材接点220(基极)的接点孔。
图21c显示用于氮化物电容器的掩膜，其中22为SUB掩膜，211为STI掩膜(参见第5节)，212为深沟道掩膜(参见第6节)，213为p井掩膜(参见第9节)，131为DNCAP掩膜，161为REFEMIT掩膜，196为EMI POLY掩膜，197为BASE OXREM掩膜。
此外，该图还显示用于上电极222和下电极221的接点孔。
22.与第一金属层的连接图22a-b显示当将NPN晶体管与第一金属层连接时该晶体管所具有的一附加特征。
为使基极电阻最低(对应于最佳的频率性能)，将基极接点221设置于发射极E的两侧上，如图22a所示。由于采用密集布局规则，因此可如此设置而不会改变晶体管的尺寸(而在现有制造工艺方法中，通常并非如此)。
但是，一电路设计中的某些晶体管可能会用于输出大电流，此时，图22a的布置可能会受限于与发射极E接触的金属的宽度(发射极连接中的电流密度)。由于非本征基极完全包围该发射极且被TiSi2覆盖以进一步减小基极电阻，因此可按图22b所示设置金属连接，由此引起的基极电阻增大量极小。
此外，该晶体管布局同样还可以用于双基极接点及单基极接点(仅需改动接点孔与金属层)。
后续工艺步骤与作为WO 9903151公开的国际专利申请案(发明者为H.Norstrm，S.Nygren及O.Tylstedt)中所述的工艺流程基本相同。
如果欲以本工艺制造一NMOS器件，则通常须再增加四个工艺步骤NMOS栅极区的掩蔽与离子植入，及NMOS源极与漏极区的掩蔽与离子植入。
此外，如作为第6,100,133号美国专利公开的国际专利申请案(发明者为H.Norstrm与S.Nygren)所述，可在工艺流程中增加一MIM电容器。
很明显，本发明可以有多种变化方式，该些变化不应视为背离本发明范畴。所有此类本技术领域的技术人员易于实施的变化均意欲包括在后附权利要求范畴内。
权利要求
1.一种制造一种包括至少一个双极晶体管及至少一个MOS器件的集成电路，特别是用于射频应用的集成电路的方法，其特征在于如下步骤-提供一硅基材(10，41)；-在所述硅基材(10)上形成所述双极晶体管的一有源区(41)及所述MOS器件的一有源区(41)；-在一水平平面内，围绕所述有源区形成场隔离区(81)；-在所述MOS器件的有源区上形成一MOS栅极区(111，112)；-在所述MOS栅极区及所述双极晶体管的有源区(41)上形成一电绝缘材料层(141)；以及-通过在所述电绝缘层(141)内制作一开孔(143)的方式，在所述双极晶体管的有源区内界定一基极区，其中-所述电绝缘层内的所述开孔(143)的制作应满足所述电绝缘层(141)的剩余部分覆盖所述双极晶体管的有源区；以及-所述MOS栅极区上的所述电绝缘层(141)仍保持存在，以在后续制造步骤，尤其包括一氧化步骤、离子植入及/或一蚀刻步骤中，封装并保护所述MOS栅极区。
2.根据权利要求1所述的方法，其中所述电绝缘层为一氮化物层(141)。
3.根据权利要求1或2所述的方法，其进一步包括一电容器(41，141，151)的制造，其中所述电绝缘层(141)的一部分被用作所述电容器的电介质。
4.根据权利要求1-3中任一项所述的方法，其中所述MOS栅极区形成为一氧化物层(111)上的一硅层(112)。
5.根据权利要求4所述的方法，其中在形成所述电绝缘层(141)之前，在所述硅层(112)的顶面上形成一氧化物。
6.根据权利要求4或5所述的方法，其进一步包括下列步骤在形成所述电绝缘层(141)之前，在所述双极晶体管有源区(41)的顶面上形成一氧化物层(111)。
7.根据权利要求6所述的方法，其进一步包括下列步骤亦穿过所述有源区(31)顶面上的所述氧化物层(111)制作所述开孔(143)，以使所述双极晶体管有源区(41)的一部分外露。
8.根据权利要求6或7所述的方法，其中其顶面上形成有所述栅极多晶硅层(112)的所述氧化物层(111)与形成于所述双极晶体管有源区顶面上的所述氧化物层(111)同时较佳地通过生长而形成。
9.根据权利要求1-8中任一项所述的方法，其中在形成所述MOS栅极区(111，112)之前，对所述MOS器件有源区(41)实施离子植入。
10.根据权利要求1-9中任一项所述的方法，其中在一离子植入步骤中，同时形成一所述双极晶体管有源区(41)内的二次植入集电极(SIC)(171)与所述MOS器件有源区(41)的一本底掺杂。
11.根据权利要求10所述的方法，其中所述双极晶体管的一非本征基极(151)形成于所述电绝缘层(141)上，且部分形成于所述窗孔(143)内所述双极晶体管有源区(41)上，以由此界定一发射极窗孔(162)，所述非本征基极在所述离子植入步骤之前形成，且在所述离子植入步骤过程中受到抗光蚀剂(161)的保护。
12.根据权利要求11所述的方法，其中在一离子植入步骤中，对所述非本征基极(151)进行掺杂与在所述MOS器件有源区(41)内形成源极及漏极区(198)同时进行。
13.根据权利要求12所述的方法，其中在对所述非本征基极进行掺杂的所述离子植入步骤中，亦对一电容器(41，141，151)的一电极(151)及/或一基材接点的一接点层进行掺杂。
14.根据权利要求12或13所述的方法，其中在所述经掺杂的源极与漏极区(198)上形成一氧化硅(200)与氮化硅(201)双层，以由此防止所植入物质扩散到所述有源区(41)之外。
15.根据权利要求1-14中任一项所述的方法，其中通过穿过一氧化物-氮化物双层进行离子植入来形成所述双极晶体管与所述MOS器件的有源区(41)。
16.根据权利要求1-15中任一项所述的方法，其中形成所述双极晶体管的一包含一集电极插头(192，41)的集电极(31，41，171，192)，且其中通过采用两种属于同一掺杂类型(n)但扩散率不同的掺杂物质(As，P)进行离子植入来掺杂所述集电极插头，以获得一低电阻性低且较深的集电极插头。
17.根据权利要求16所述的方法，其中形成一发射极接点(191)，且其中使用在所述集电极插头植入中所用的其中一种所述掺杂物质来掺杂所述发射极接点。
18.根据权利要求16或17所述的方法，其中所述集电极插头的离子植入分三个单独的步骤实施，每一步骤均包含在一设定能量与一设定剂量下一掺杂物质的离子植入。
19.根据权利要求18所述的方法，其中在所述三步骤离子植入中形成高电阻与低电阻电阻器(RHT，RLO)。
20.根据权利要求1-19中任一项所述的方法，其中所述双极晶体管为一NPN型晶体管，且所述MOS器件为一PMOS晶体管。
21.根据权利要求1-20中任一项所述的方法，其中-在所述基材(10)中形成所述双极晶体管的一隐埋集电极区(31)，所述隐埋集电极区位于所述双极晶体管有源区(41)之下；-将围绕所述双极晶体管有源区形成的所述场隔离区制成为所述硅基材内的一浅沟道(51)，所述浅沟道自所述基材表面竖直向下延伸入(z)所述隐埋集电极区(31)；及-使用一电绝缘材料(81)填充所述浅沟道。
22.根据权利要求21所述的方法，其中所形成的所述隐埋集电极区(31)与所述浅沟道(51，81)的相互关系须使得所述隐埋集电极区延伸入位于所述浅沟道下方的区域(X)内。
23.根据权利要求22所述的方法，其中所述隐埋集电极区为n型高掺杂，较佳地掺杂至一至少约1E19cm-3的浓度，且所述双极晶体管有源区应掺杂至浓度不高于约1E17cm-3，较佳地不高于约5E16cm-3，更佳地不高于约1E16cm-3，最佳为约1E16cm-3。
24.根据权利要求21-23中任一项所述的方法，其中在所述浅沟道(51)内形成一深沟道(63)，且特别是一自对准于所述浅沟道的深沟道。
25.一种用于在一种集成电路，特别是一种用于射频应用的集成电路的制造中形成一用于隔离一包含于所述电路中的竖直双极晶体管的浅沟道的方法，其特点在于如下步骤-提供一第一掺杂型半层体基材(10)；-在所述基材中形成该双极晶体管的一第二掺杂型隐埋集电极区(31)；-在所述基材的顶面上外延生长一硅层(41)；-在所述外延生长硅层中形成所述双极晶体管的一所述第二掺杂型的有源区(41)，所述有源区位于所述隐埋集电极区(31)之上；-在所述外延生长硅层及所述硅基材中形成一浅沟道(51)，所述浅沟道在一水平平面内包围所述有源区且竖直延伸入所述基材内一定距离(z)；以及-使用一电绝缘材料(81)填充所述浅沟道。
26.根据权利要求25所述的方法，其中，所形成的所述隐埋集电极区(31)与所述浅沟道(51)的相互关系为所述隐埋集电极区延伸入所述浅沟道下方的区域(x)内。
27.根据权利要求25或26所述的方法，其中采用掩蔽与蚀刻方法形成所述浅沟道。
28.根据权利要求25-27中任一项所述的方法，其中所述基材为p型掺杂，且所述隐埋集电极区与所述有源区为n型掺杂。
29.根据权利要求28所述的方法，其中所述隐埋集电极区为n型高掺杂，较佳地掺杂至一至少约1E19cm-3的浓度，且所述有源区应掺杂至其浓度不高于约1E17cm-3，较佳地不高于约5E16cm-3，更佳地不高于约1E16cm-3，最佳为约1E16cm-3。
30.根据权利要求25-29中任一项所述的方法，其中在所述浅沟道(51)内形成一深沟道(63)，且特别是一自对准于所述浅沟道的深沟道。
31.一种集成电路，特别是一种用于射频应用的集成电路，其包括-一第一掺杂型半导体基材(10)，所述基材具有一上表面；-一形成于所述基材中的竖直双极晶体管，所述晶体管包含一第二掺杂型的有源区(41)，其中形成一发射极(202)与一基极(174)；以及一所述第二掺杂型的隐埋集电极区(31)，所述隐埋集电极区位于所述有源区之下；以及-一用于隔离所速竖直双极晶体管的浅沟道(51)，其中沿所述基材的表面看去，所述浅沟道包围所述晶体管有源区，且填充有一电绝缘材料(81)，其特征在于-所述浅沟道(51)自所述基材的上表面竖直向下延伸入所述基材内一所述隐埋集电极区所在的深度(z)。
32.根据权利要求31所述的集成电路，其中所述隐埋集电极区(31)延伸入位于所述浅沟道(51)下面的区域(x)内。
33.根据权利要求31或32所述的集成电路，其中所述隐埋集电极区为n型高掺杂，较佳地掺杂至一至少约1E19cm-3的浓度，且所述有源区应掺杂至其浓度不高于约1E17cm-3，较佳地不高于约5E16cm-3，更佳地不高于约1E16cm-3，且最佳为约1E16cm-3。
34.根据权利要求1-24中任一项所述的方法，其中在所述双极晶体管有源区内形成一竖直双极晶体管，其掺杂分布与热处理设计为可产生这样一种晶体管当基极-集电极偏压大于2V时，其将自其基极(174)至其子集电极(26)完全耗尽。
35.根据权利要求1-24中任一项所述的方法，其中在所述双极晶体管有源区内形成一竖直双极晶体管，其掺杂分布与热处理设计为可产生这样一种晶体管当基极-集电极偏压大于1V时，其将自其基极(174)至其子集电极(26)完全耗尽。
36.根据权利要求34或35所述的方法，其中所形成的所述集电极具有一逆行掺杂分布，即掺杂水平随距所述双极晶体管有源区上表面的距离的增大而增大。
全文摘要
本发明涉及一种IC制造方法，该方法包括如下步骤提供一基材(10，41)；在该基材(10)上形成一双极晶体管的有源区(41)及一MOS器件的有源区(41)；在一水平平面内，围绕该有源区形成隔离区(81)；在MOS器件有源区上形成一MOS栅极区(111，112)；在MOS栅极区上及晶体管有源区(31)上形成一绝缘材料层(141)；并通过在该绝缘层(141)中制作一窗孔(143)以使该绝缘层(141)的剩余部分可部分覆盖双极晶体管有源区，在晶体管有源区内界定一基极区。MOS栅极区上的绝缘层(141)仍保持存在，以在后续制造步骤过程中密封并保护该MOS栅极区。
文档编号H01L21/8249GK1507656SQ02809395
公开日2004年6月23日 申请日期2002年4月29日 优先权日2001年5月4日
发明者T·约翰森, H·诺斯特雷姆, P·阿戈特森, T 约翰森, 固乩啄, 晏厣 申请人:因芬尼昂技术股份公司