专利名称：体约束的绝缘体上硅半导体器件及其制造方法
技术领域：
本发明一般涉及半导体器件，更具体涉及体约束(body-tied)的 绝缘体上硅器件及其制造方法。
背景技术：
已经开发的绝缘体上硅(SOI)技术，在块状硅器件技术方面具 有许多优点。众所周知，SOI提高了现有的块状硅电路的运行速度并 降低了电功耗。SOI技术的某些优点的基础是减小了半导体器件中各个结点处的电容量，而其他的优点是从浮置体本身获得的。由于半导体器件的先前状态影响浮置体器件的开关速度，因此，有可能出现不希望出现的开关速度变化。尽管浮置体连接会对用SOI 技术构建的电路的某些部分有好处，但是，在某些情况下，要求特殊 器件具有已知的体电位。因此，SOI器件中的体电位的获知保证了器 件开关特性的重复性，而与器件先前状态的确定无关。要想允许在SOI电路中有体约束的器件，已经开发了某些器件 结构，使单个器件的有源区约束到已知的电位。这样的例子包括T-和H-栅晶体管结构，有源区伸过栅结构，给有源区提供所需的电位。 T-和H-栅晶体管结构具有显著的增加的栅电容量，在工艺控制方面也 存在一些问题。在使用T-和H-栅晶体管结构时，由于增加的栅电容 量，造成器件的运行速度明显降低。按照控制SOI器件中的有源区中的电位的另 一现有技术，连接场 氧化物下面的这些器件体，给阱内的全部器件供给均匀的偏置电位。 尽管这能保证晶体管体内的电位已知，但是，不允许具有已知体电位 的那些器件与浮置体器件同时存在。因此，当电路的某些部分需要浮 置体器件而电路的其他部分需要体约束的器件时，这些技术受到不希 望有的限制的妨碍。而且，由于连接阱结构中的晶体管体，丧失了使用SOI技术所提供的某些隔离优点。例如，削弱了关于避免锁存和泄漏的某些优点。因此，需要体约束的SOI器件，该器件不受由于增大的栅电容量和降低的隔离整体性所造成的负面影响，同时对有源区电位提供足够 的保证，充分了解器件的开关特性。
通过例子及
本发明，但是，本发明不受附图限制，附图中相同和相似的部分用相同的数字指示，其中图1-9包括按本发明具体实施例形成第一半导体器件的一部分的 剖视图；图IO是按图1-9说明的工艺形成的第一半导体器件的一部分的 顶-底视图；图ll是图10中的第一半导体器件的一部分的另一剖视图；和 图12-17包括按本发明具体实施例形成与第一半导体器件同时形 成的第二半导体器件的一部分的剖视图。本行业的技术人员会发现，图中的元件只是为了简单清楚地说 明，元件没有必要按比例绘制。例如，图中某些元件尺寸比其他元件 的尺寸放大，这是为了更好地理解本发明的实施例。
具体实施方式
一般而言，本发明提供绝缘体上硅(SOI)器件结构及其制造方 法，其中，为了减小部分栅电极与部分半导体层之间的寄生的栅电容 量，SOI器件结构采用双氧化层。双氧化层的第一部分用作第一晶体 管的栅氧化层。双氧化层的第二部分具有的单位面积电容量比第一部 分的单位面积电容量小，并将SOI衬底的半导体层中接触路径与栅电 极的扩展部分隔开。第二部分和栅氧化物同时形成，给位于衬底不同 区域中的晶体管加高电压。参见图1-17显示的一个实施例可以更好
地理解本发明。图1-9显示出第一半导体器件200的形成，它包括可 以和第二半导体器件300同时形成的第一晶体管，第二半导体器件300 包括图12-17显示的笫二晶体管。图1显示出SOI衬底上形成场氧化区30后第一半导体器件200 的一部分的剖视图。SOI衬底包括位于下面的衬底10;埋入的绝缘 层20;和半导体层40。位于下面的衬底IO可以是硅衬底、兰宝石衬 底、或其他材料构成的衬底，该衬底具有支撑位于其上的绝缘层和半 导体层的适当的机械强度。硅是位于下面的衬底10的优选材料，因为 硅具有所需要的热和反应特性。在位于下面的衬底IO上形成埋入的绝 缘层20或埋入的氣化层(BOX)。这可在大约100-200KeV的能量范 围的条件下给半导体基材料(即，P-型单晶硅晶片)注入氧离子或氮 离子来实现，离子剂量至少为lxl016离子/ 112通常在lxio18离子/cm2。 在离子注入过程中通常给半导体基材料加热以保持结晶度。然后在大 约1000'C-120(TC的温度范围对衬底退火1-5小时。这些步骤形成的埋 入的绝缘层20和半导体层40可以是单晶层，厚度小于大约2500A, 更典型的厚度范围是300-1500 A。半导体层40包括有源区，在有源区 的顶表面上形成晶体管。另一个实施例中，图1中的衬底用常规的晶片-晶片键合技术形 成。另一个实施例中，半导体层40形成在兰宝石衬底上，或形成在其 他的绝缘材料衬底上，其他的绝缘材料衬底具有足够的机械强度，以 支撑位于村底上的要在其中形成半导体器件的硅层。晶片-晶片键合技 术可以用硅以外的结晶膜，例如，硅锗合金膜和碳化硅膜。如图1所示，采用浅沟道隔离形成场氧化区30，包括腐蚀半导体 层40,淀积绝缘材料，例如，用高密度等离子体(HDP)淀积的氧化 硅，和化学机械研磨(CMP)绝缘层，使它与半导体层40基本共平 面。该工艺包括使用本行业技术人员公知的光刻技术，应力释放层， 抗反射层，和CMP停止层。在另一实施例中，通过对硅进行局部氧 化(LOCOS)形成场氣化区30。注意，附图对应体约束的N-沟道器件或N-金属氧化物半导体场
效应晶体管(MOSFET)的形成。例如，NMOS晶体管体是P-型。 尽管由于有源半导体材料的晶体生长使半导体层是极轻掺杂的，但是， 在半导体层40的有源区或至少部区域中可以进行离子注入，以增加半 导体层40中的杂质剂量，形成以后要形成的P-型体的导电路径的更 高浓度的P-掺杂区或有源区40。图12是用与上述第一实施例相同的工艺顺序形成的第二半导体 器件300的一部分的剖视图，以形成位于下面的衬底10，埋入绝缘层 20，半导体层40和场氧化区30。第二半导体器件300可以形成在与 第一半导体器件或晶片200相同的衬底或晶片上。如这里所述的，第 一半导体器件200和第二半导体器件300是在半导体晶片的不同区域 上的器件，因此，可以经过相同的工艺流程。如图2所示，半导体层40掺杂后，用化学汽相淀积(CVD)、 热生长等方法在半导体层40的顶表面上形成厚绝缘层50。厚绝缘层 50的材料包括氧化硅、氧化铪、氧化锆、氧化铝、五氧化钽；任何 其它高介电常数材料，氮氧化硅、氮化硅、或任何其他绝缘材料。要 求厚绝缘层50的材料选择要与半导体层40的选择材料和随后形成的 薄绝缘层和栅电极的选择材料兼容。在第二半导体器件300上也生长 厚绝缘层50以形成栅绝缘体，如图13所示。如图3所示，形成厚绝缘层50后，在第一半导体器件200上形 成第一光刻胶层60，并对第一光刻胶层60图形化，从而在第一半导 体器件200上露出厚绝缘层50的一部分。正如以下会更好地了解的， 厚绝缘层的露出部分是随后形成的晶体管的宽度。用腐蚀工艺除去厚 绝缘层50的露出部分，最好使用氢氟酸(HF)湿腐蚀工艺，露出半 导体层40的顶表面。或者，用干腐蚀工艺。但是，干腐蚀可能引起半 导体层40损坏。在第二半导体器件300的整个结构上还形成第一光刻 胶层60，并对第一光刻胶层60图形化，如图14显示的。如图4所示，厚绝缘层50腐蚀后，用常规工艺除去第一光刻胶 层60，在第一半导体器件200上生成厚绝缘体52。还从第二半导体器 件300上除去光刻胶层60，露出厚栅绝缘体352，如图15所示。形成
厚绝缘体52和352后，在第二半导体器件300上形成光刻胶层(没有 示出)，并对光刻胶层图形化，以保护厚栅绝缘体352。但是，这些 步骤不是必需的，在附图中显示的实施例中不进行。形成厚绝缘体52后，用CVD、原子层淀积、热生长等工艺在 半导体层40的第一部分上形成薄绝缘体55。尽管图5中显示出从薄 绝缘体55过渡到厚绝缘体52是锐角，由于两个绝缘体的厚度和处理 的特征，过渡最可能是平滑过渡。薄绝缘体55的材料可以是构成厚绝 缘体52的任何材料；薄绝缘体55和厚绝缘体52可以用相同材料构成 也可以用不同材料构成。因此，在一个实施例中，厚绝缘体52和薄绝 缘体55可以有不同的介电常数和基本相同的厚度，只要厚绝缘体52 的每单位面积的电容量小于薄绝缘体55的每单位面积的电容量就可 以。因此，对本发明的全部实施例中的绝缘体的厚薄的描述不限于材 料彼此更厚或更薄。而是，在全部实施例中，无论材料的厚度如何， 薄绝缘体55的每单位面积的电容量小于厚绝缘体52的每单位面积的 电容量。因此，这可以通过改变材料的厚度或选择材料的介电常数来 实现。例如，在实施例中，厚绝缘体52和薄绝缘体55用相同的材料， 薄绝缘体55比厚绝缘体52薄。一个实施例中，厚绝缘体52的厚度几乎比薄绝缘体55厚度厚两 倍。通常，薄绝缘体55的厚度小于10nm，典型的厚度范围是l-8nm。 在薄绝缘体55形成过程中，笫一半导体器件200的厚绝缘体52由于 可能暴露于与薄绝缘体55相同的生长工艺中，所以厚绝缘体52的厚 度增大。因此，厚绝缘体52有可能包括两种材料。同样，如果第二半 导体器件300的厚绝缘体352暴露于用于形成薄绝缘层55的工艺，那 么第二半导体器件300的厚绝缘体352的厚度也可能增大或包括两种 材料。薄绝缘体55形成后，用常规工艺除去光刻胶层(没有示出)， 在场氧化区30、薄绝缘体55和厚绝缘体52上形成栅电极层。这可以 通过淀积多晶硅或非晶硅层作为栅材料层来完成，栅材料层可以原位 掺杂，使得掺杂材料可以一开始就淀积，或者在以下进行的淀积独立操作中掺杂。通常，栅电极层用CVD方法用多晶硅形成。但是，其 他材料，如硅锗、氮化钛、钨、氮化钨、或具有所需的功函数的任何 材料都可以用。此外，栅电极层可以包括金属。如图6所示，淀积栅电极层后，图形化步骤包括采用光刻胶层， 结合腐蚀操作，选择除去栅电极层的的多个部分，得到栅电极(栅导 体)75。然后，形成例如氮化硅的绝缘材料，并对绝缘材料层图形化 形成侧壁隔离层79，如图6所示。用共形淀积和各向异性腐蚀包括氧 化物、氮化物等的单层或多层膜，沿着栅电极75的侧壁邻近栅电极 75形成隔离层79。形成隔离层79时，除去厚绝缘体52的一部分。结 果，形成与NMOS器件相关的所需的栅结构。相同的工艺得到第二半 导体器件300的栅电极375和隔离层379，如图16所示。如图7所示，在栅电极75和隔离层79形成后，进行图形化，包 括使用第二光刻胶层80保护第二半导体器件300 (没有示出)和第一 半导体器件200的多个部分，以便于P+离子注入操作。在一个实施 例中，在5KeV的能量下采用3.5E15原子/cn^的剂量注入硼。本行业 的技术人员会发现，也可以用其他的F型物质和条件掺杂。如图8所示，P+注入用于掺杂要用作NMOS器件的(欧姆)体 接触42的半导体层40的一部分，并在半导体层40中形成掺杂区90。 相同的注入操作用于搀杂在第一半导体器件200上形成的垂直于第一 半导体器件200的一部分的互补PMOS器件的源区、漏区、和栅电极， 如图l-9所示。形成源区和漏区，在源区和漏区之间产生沟道41，沟 道41也就是器件的本体区41。此外，用光刻胶层遮挡对第一半导体 器件200的多个部分进行N+离子注入，从而对第一和第二半导体器件 200和300的NMOS器件的源区和漏区140或340和栅电极75和375 掺杂，分别如图11和16所示的第一半导体器件200和第二半导体器 件300。该注入也用于掺杂没有示出的衬底的多个区域上形成的互补 (PMOS)器件的体接触区41。离子注入后，用常规工艺除去第二光刻胶层80。进行清洗，除去 第一半导体器件200的掺杂区90上和第二半导体器件300的半导体层
40的任何掺杂区上残留的绝緣层。在第一半导体器件200的掺杂区90 上和第二半导体器件300的半导体层40的任何掺杂区上形成铝硅化合 物(Salicide)(没有示出)，以减小薄层电阻和接触电阻。图9是图8中的SOI衬底的剖视图，然后要进行与NMOS器件 的完成相关的和与互连相关的工艺步骤，图8中的结构上形成层间介 质层(ILD)90，然后对层间介质层90进行平整、图形化和腐蚀处理， 形成所需要的层间介质层100，层间介质层100包括接触区，接触区 中形成用如鴒的金属构成的接点110和112。注意，在这样的图形化 和腐蚀操作中还会形成与NMOS器件的源和漏相关的附加接点的形 成区(如图IO所示)。设置连接到栅电极75的接点110，其中接点110可以连接到位于 上面的互连层130的一部分。同样，接点112提供使位于上面的互连 层130经掺杂区90连接到体区域40的装置。采用标准的金属化步骤 在互连层130中形成所需的迹线，这些迹线由第二层间介质层(ILD) 135隔开。正如本行业技术人员所了解的，可以增加附加的互连层， 以允许对电路能够的附加布线能力。尽管这里没有详细描述这些膜层 的细节和它们的淀积技术和图形化技术，但是，本行业技术人员应了 解，现有的技术，例如，晕轮(halo)和扩展漏工程，铝硅化合物， 阻挡层，盖层，腐蚀停止层等等，都可以用在这些膜层的形成中。用 相同的工艺形成位于互连层130下面的ILD层100和用于第二半导体 器件300的第二 ILD135中的源接点314和漏接点316，如图18所示。图10说明采用图1-9所显示的各个步骤形成的半导体器件的顶-底视图。注意，图1-9对应沿着用大的数字9标示的轴线与接点110 和112相交的器件横截面。在图10顶-底视图中包括的特征包括在先 的图中没有示出的源和漏区140，最好在形成栅电极75后对源/漏区 140进行N+离子注入。提供连接到源/漏区140的源接点114和漏接点 116，互连层部分130将电信号供给源/漏区140。如图10所示，栅电 极75基本上是T形，也就是说，栅电极由两个相互垂直的矩形部分 构成，厚绝缘体52基本上位于栅电极175部分的下面，邻近器件的沟
道41并位于体接点42的上面。正如参见图6和图15所描述的，从剖 视图看，除去栅电极的多个部分形成T形。从顶-底视图看，在栅电极 层图形化时，除去栅电极层(栅导体)的笫一、笫二、和第三部分， 其中，栅导体的第一部分覆盖在有源区中的薄绝缘体55和第一区域 101上，栅导体的第二部分覆盖在有源区中的薄绝缘体55和第二区域 102上，栅导体的第三部分復盖在有源区中的厚绝缘体52和第三区域 103上。留下的栅电极位于除去的第一与第二部分之间和在厚绝缘体 52和有源区中的区域。第三区域103掺杂使其与晶体管具有相同的导 电类型但杂质浓度更高，有源区41和第一区域101和第二区域102 掺杂成与第三区域103不同的导电类型。在一个实施例中，栅电极下 面的区域与第三区域的导电类型相同。如上所述，接点112、 114和 116分别形成在第一区域101、第二区域102和第三区域103上。为了 将寄生电容量减小到最小，必须要考虑制造限制，厚绝缘体52可以覆 盖在沟道区的一小部分上。在沟道的相对端重复包括厚绝缘体52、栅电极75和体接触区90 的结构，以减緩制造变化，例如，减少光刻不对准的概率。在本实施 例中，栅电极75基本上是H形，也就是说，栅电极由三个矩形部分 组成，其中，第一和第二矩形部分大致相互平行并用第三矩形部分相 互连接，第三矩形部分大致垂直于第一和第二矩形部分。图11说明沿不同的横截面轴(图10中的数字11标示的线)剖 开的图10中的器件的顶-底视图。图11中的器件剖视图与常规的浮置 体器件的剖视图不同。如图所示，包括器件的沟道区41的半导体层 40位于源区和漏区140之间，位于埋入的绝缘层20上和栅绝缘体55 下面。场氧化区30使一边上的器件与半导体衬底上的其他部分(包括 其它晶体管)隔离。接点114和116用第一ILD100相互隔开，并连 接到金属层530，并由第二ILD135相互隔开，如参见图9所描述的那 样。图16说明图11-16中显示的第二半导体器件300的剖视图。图 16中的第二晶体管与图11中显示的第一晶体管在栅绝缘体厚度方面 不同。现在应了解，第二栅绝缘体352的厚度比笫一栅绝缘体52的厚 度要厚，因为，第二栅绝缘体是在形成绝缘体52时形成的。(或者， 如果使用两个不同的材料构成，第二绝缘体352和第一绝缘体55的厚 度基本相同，第二绝缘体352的每单位面积的电容量大于第一栅绝缘 体55每单位面积的电容量。)半导体层40包括第二晶体管的沟道区 341,它位于源区和漏区340之间，位于埋入的绝缘层20上和栅绝缘 体352下面。场氧化区30隔离每边上的器件。接点314和316由第一 ILD100隔开，连接到金属层130，并由第二ILD135相互隔开。以上所述的这些制造中也可以加入其他的工艺，如，除去天然氧 化物的预清洁，预清洁可以在厚绝缘体52和薄绝缘体55和牺牲氧化 物形成之前进行。此外，可以用可选的处理流程。例如，在栅电极腐 蚀、形成隔离层或在铝硅化之前的清洁处理的过程中去除露出的厚绝 缘体52。在另一实施例中，通过另外的工艺流程，如不同的氧化形成薄绝 缘体55和厚绝缘体52。采用氮或其他合适的物质掺杂半导体层40来 抑制薄氣化物的生长，或者采用氟、氩气或其他合适的物质掺杂半导 体层40来加速厚氧化物的生长，由此实现不同的氧化。典型的SOI电路中，只需要包括有限数量的体约束的器件。例如， 电路中的体约束的器件与浮置体器件之比是5-10%的数量级。在其它 实施例中，甚至只需要更少量的体约束的器件。这样，用于形成厚绝 缘体52的与第一光刻胶60图形化相关的掩模可以是图形化区域的密 度比较小。现在看到，所述的工艺和结构减小寄生电容量，设置或使体电位 能够已知的或固定，并在升高的栅偏置电压时在厚绝缘体52下减小体 电阻。由于当前的技术通常采用同时形成具有不同栅绝缘体厚度的多 个晶体管，第一半导体器件200形成两个不同的绝缘体不增加任何工 艺复杂性或制造成本。 对源/漏区进行P+离子掺杂，对导电体区进行N+离子掺杂)可以用来 形成PMOS晶体管，对SOI器件提供偏置优点，而不附加栅电容量， 并且没有与现有的体约束的器件相关的有害的侧边效应。在以上描述中，已参见具体的实施例描述了本发明。但是，本行 业的技术人员会发现，在不脱离权利要求书界定的本发明范围的前提 下，本发明还有各种改进和变化。因此，说明书和附图都只是说明本 发明而不是限制本发明，本发明的所有改进和变化都包括在本发明的 范围内。以上已参见具体实施例描述了本发明的好处、其他优点和解决问 题的方案。但是，所述的这些好处、其他优点和解决问题和引起这些 好处、其他优点和解决问题的元件都不能构成为关键的、所需的或主 要的特征，或任何权利要求或全部权利要求中的元件。正如这里所用 的术语"包括"、"由...组成"及其变化覆盖非排它的包含，如包括一组 元件的工艺、方法、产品或装置等，不仅包括在这些元件，而且包括 没有列出的其他元件中的元件，如工艺、方法、产品或装置等。
权利要求
1. 一种半导体器件(200)的制造方法，包括以下步骤 提供具有半导体层(40)和绝缘层(20)的衬底(10)，其中，半导体层位于绝缘层上并包括带有顶表面的有源区(40);将有源区掺杂成第一导电类型；在顶表面上形成第一栅绝缘层(52);腐蚀第一栅绝缘层的一部分，以露出顶表面的第一部分；在顶表面的第一部分上形成第二栅绝缘层(55)，其中，第二栅 绝缘层比第一栅绝缘层薄；在第一栅绝缘层(52 )上和第二栅绝缘层(55 )上形成栅导体(75 );除去栅导体(75)的第一、第二和第三部分，其中，栅导体的第 一部分位于第二栅绝缘层(55)和有源区(40)中的第一区域上，栅 导体的第二部分位于第二栅绝缘层(55)和有源区(40)中的第二区 域上，栅导体的第三部分位于第一栅绝缘层(52)和有源区(40)中 的第三区域上；将第三区域掺杂成第一导电类型的更高杂质浓度；将第一和第二区域掺杂成第二导电类型；和形成到第一、第二和第三区域的接点。
2. —种半导体器件(200)的制造方法，包括以下步骤 提供具有半导体层(40)和绝缘层(20)的衬底，其中，半导体层(40)位于绝缘层上并包括带有顶表面的有源区(40); 将有源区(40)掺杂成第一导电类型；在有源区上形成彼此邻近的第一绝缘层(56 )和第二绝缘层(52 )， 其中，第一栅绝缘层的每单位面积的电容量小第二绝缘层；在第一绝缘层和第二绝缘层上形成栅导体(75);除去栅导体的第一、第二、和第三部分，其中，栅导体的第一部 分位于第二绝缘层和有源区中的第一区域上，栅导体的第二部分位于 第二绝缘层和有源区中的第二区域上，栅导体的第三部分位于第一绝 域上；将第三区域掺杂成第一导电类型的更高杂质浓度； 将第一和笫二区域掺杂成笫二导电类型；和形成到第一、第二和第三区域的接点(110、 112、 114、 116)。
3. —种半导体器件，包括衬底，包括位于绝缘层(20)上的半导体层(40),所述的半 导体层具有第一有源区(40)，所述的第一有源区(40)具有顶表面；位于沟道区(41)和到第一有源区中的沟道区的接触路径(42) 上的栅导体(75),沟道区和接触路径掺杂成第一导电类型；和在栅导体下面并在第一有源区的顶表面上的绝缘体，具有位于栅 导体与接触路径之间的第一厚度的第一部分(52)，和位于栅导体与 沟道区之间的第二厚度的第二部分(55)，其中，第一厚度大于第二 厚度。
4. 一种半导体器件的制造方法，包括以下步骤 提供有半导体层(40)和绝缘层(20)的衬底，其中，半导体层(40)位于绝缘层(20)上并包括有源区(40); 掺杂所述有源区；在所述有源区上形成第一栅绝缘层(52);腐蚀第一栅绝缘层的一部分，以露出有源区的第一部分；在有源区的第一部分上形成第二栅绝缘层(55)，其中，第二栅 绝缘层比第一栅绝缘层薄；在第一栅绝缘层上和第二栅绝缘层上形成栅导体(75);除去栅导体(75)的多个部分，以露出有源区的一部分并在第一 栅绝缘层的多个部分上和第二栅绝缘层的多个部分上形成栅导体；掺杂有源区的所述露出部分中的多个部分，以形成源区和漏区 (140);和形成到源区和漏区的接点(114， 116)。全文摘要
使用绝缘体上硅(SOI)(10，20，40)的集成电路(200)，它的大多数晶体管具有浮置沟道(体)。而一些晶体管的沟道必须连接到预定的偏置电压，以达到所需的操作特性。为了获得需要的偏置电压，SOI衬底(10，20，40)的半导体层(40)中和晶体管栅的扩展区下面设置接触路径(42)。晶体管栅的扩展区与半导体层(40)用绝缘体(52)隔开，绝缘体(52)比大多数晶体管的绝缘体厚，但是最好与典型地用于高压应用的某些厚栅绝缘体器件的绝缘体厚度相同。这种较厚的绝缘体(52)有利于减小电容量，但由于使用了工艺已经需要的绝缘体，所以不需要增加工艺复杂性。
文档编号H01L29/786GK101147262SQ02827269
公开日2008年3月19日 申请日期2002年12月12日 优先权日2001年12月19日
发明者拜扬·W·民, 莱格·康, 迈克尔·A·门迪奇诺 申请人:飞思卡尔半导体公司