专利名称：半导体装置的制造方法
技术领域：
本发明涉及一种在同一个半导体的衬底上，形成具有高压晶体管和低压晶体管的半导体装置的制造方法。
根据本发明的半导体装置的制造方法包括以下步骤(a)在具有第一导电型的半导体衬底的特定区域内，注入具有第二导电型的杂质，形成第一杂质层和第二杂质层；
(b)在该第二杂质层区域内，再注入具有第二导电型的杂质，形成第三杂质层；以及(c)通过热处理，使该第一杂质层和该第三杂质层的杂质扩散，形成具有第二导电型的第一势阱以及杂质浓度高于第一势阱的具有第二导电型的第二势阱。
在根据本发明的制造方法中，在步骤(a)中，形成第一杂质层，在步骤(a)和(b)中形成第三杂质层，在步骤(c)中，通过热处理使第一杂质层和第三杂质层的杂质扩散，还可以同时形成第一势阱以及杂质浓度高于第一势阱的第二势阱。可以采用离子注入法作为向该半导体衬底内注入杂质的方法。
根据本发明，在步骤(a)中，在该半导体衬底上，有选择地形成对于氧化具有掩膜功能的抗氧化层，将该抗氧化层作为第一掩膜，向半导体衬底内注入该具有第二导电型的杂质，形成该第一杂质层和该第二杂质层；以及在步骤(b)中，将该抗氧化层及在该抗氧化层上形成的抗蚀层作为第二掩膜，再向该第二杂质层的区域内，注入具有第二导电型的杂质，形成第三杂质层。
根据该方法，该抗氧化层还可以作为第一掩膜和第二掩膜的部分，从而减少形成掩膜的步骤数量。然后，在该第二杂质层和该第三杂质层的形成过程中，注入杂质时该抗氧化层还作为掩膜。因此，即使两次离子注入杂质，其掩膜也不会产生错位。因此，在第二杂质层的区域内，杂质注入精度高，且能通过自对准的方式形成该第三杂质层。
在本发明中，将该抗氧化层作为掩膜，通过对该半导体衬底的表面进行有选择地氧化，形成LOCOS层；以及去除该抗氧化层之后，将该LOCOS层作为掩膜，向半导体衬底内注入具有第一导电型的杂质，在该半导体衬底内形成第三势阱。根据该步骤，能自对准形成具有双重势阱结构的第一势阱或者第二势阱和第三势阱。
在本发明中，在该第一势阱内，可以形成具有第一导电型的第四势阱。而且，在该第二势阱内可以形成具有第一导电型的低压晶体管；在该第四势阱内可以形成具有第二导电型的低压晶体管；在该第一势阱内可以形成具有第一导电型的高压晶体管；以及在该第三势阱内可以形成具有第二导电型的高压晶体管。
图7是根据本发明实施例的制造方法形成的半导体装置的高压晶体管的示例结构的剖面图；以及图8是图7所示的高压晶体管主要部分的平面图。
图1至图6示意性地显示了与根据本实施例的半导体装置制造方法有关的剖面图。
(A)如图1所示，通过对具有第一导电型(该例中为P型)的半导体(硅)衬底10进行热氧化处理，使半导体衬底10的表面上形成厚40nm的氧化硅层12。然后，在该氧化硅层12之上作为抗氧化层形成厚140～160nm的氮化硅层14。然后，在该氮化硅层14之上形成抗蚀层R100。为在对应N型第一势阱和第二势阱的位置上形成开口，在抗蚀层R100上形成图案。接着，将抗蚀层R100作为掩膜，蚀刻氮化硅层14。接着，将抗蚀层R100和氮化硅层(第一掩膜)14作为掩膜，向半导体衬底10内，例如注入磷离子，形成具有第二导电型(该例中为N型)的第一杂质层20a以及第二杂质层30a。
(B)如图2所示，在氮化硅层14及氧化硅层12的上面形成抗蚀层R200。该抗蚀层R200至少能覆盖第一杂质层20a。该例也在氮化硅层14之上形成抗蚀层R200。由于靠氮化硅层14确保对应第二杂质层30a(参照图1)的开口，所以对应第二杂质层30a的抗蚀层R200的开口可以大于氮化硅层14的开口。因此，抗蚀层R200开口的图案形成不要求高精度，抗蚀层R200的图案形成也比较简单。
接着，利用氮化硅层14和抗蚀层R200作为第二掩膜，在第二杂质层30a区域内，进一步注入例如作为N型杂质的磷离子，形成第三杂质层30b。这样，第三杂质层30b中含有在前面的步骤(A)注入的杂质和在当前步骤(B)注入的杂质。因此，第三杂质层30b的杂质浓度高于只有在前面步骤(A)中离子注入形成的第一杂质层20a的杂质浓度。
(C)如图2和图3所示，去除抗蚀层R200之后，氮化硅层14作为抗氧化掩膜，通过对半导体衬底10进行热氧化处理，在N型的第一杂质层20a以及第三杂质层30b上形成厚500nm的LOCOS层16。接着，去除氮化硅层14之后，利用LOCOS层16作为掩膜，向半导体衬底10内注入硼离子，形成低浓度的P型杂质层40a。
(D)如图3和图4所示，去除氧化硅层12和LOCOS层16之后，通过热氧化在半导体衬底10上形成厚40nm的氧化硅层18。然后，利用热处理使N型的第一杂质层20a和第三杂质层30b以及P型杂质层40a的杂质扩散(受迫)，形成N型第一势阱20和N型第二势阱30以及P型第三势阱40。关于这些势阱的杂质浓度，在后面加以阐述。
(E)如图5所示，采用众所周知的方法，在N型的第一势阱20内，形成P型第四势阱50。具体而言，在氧化硅层19上形成抗蚀层(未示出)，该抗蚀层在对应第四势阱的位置上有开口。利用该抗蚀层作为掩膜，在N型第一势阱20特定的区域内，注入硼离子后，进行热处理，形成高浓度的P型第四势阱50。
如此，在P型的半导体衬底10上，形成N型第一势阱20和N型第二势阱30以及P型第三势阱40。此外在第一势阱20内，形成P型第四势阱50。
(F)如图6所示，采用众所周知的方法，形成元件隔离绝缘层(未示出)、栅极绝缘层、栅极以及源极/漏极层等以形成特定的晶体管。具体而言，在第二势阱30和第四势阱50内形成低压晶体管，并且在第一势阱20和第三势阱40内形成高压晶体管。
即在第二势阱30内，形成P沟道型低压晶体管100PL。低压晶体管100PL包括由P型杂质层构成的源极/漏极层32a和32b以及栅极绝缘层34和栅极36。
在第四势阱50内，形成N沟道型低压晶体管200NL。低压晶体管200NL包括由N型杂质层构成的源极/漏极层52a和52b和栅极绝缘层54以及栅极56。
在第一势阱20内，形成P沟道型高压晶体管300PH。高压晶体管300PH包括由P型杂质层构成的源极/漏极层22a和22b和栅极绝缘层24以及栅极26。
在第三势阱40内，形成N沟道型高压晶体管400NH。高压晶体管400NH包括由N型杂质层构成的源极/漏极层42a和42b和栅极绝缘层44以及栅极46。
比如，低压晶体管100PL和200NL在1.8～5V的驱动电压下工作。与低压晶体管100PL和200NL相比，高压晶体管300PH和400NH的驱动电压相当高，例如，为20～60V。低压晶体管100PL和200NL与高压晶体管300PH和400NH的耐压比，(高压晶体管的耐压)/(低压晶体管的耐压)例如为3～60。这里所说的“耐压”是指典型的漏极耐压。
在本实施例中，设定各个势阱的结构要考虑设置在各势阱内的晶体管的耐压和阈值，以及各势阱间的结耐压和击穿耐压等因素。
首先就势阱的杂质浓度进行说明。形成低压晶体管的第二势阱30及第四势阱50的杂质浓度比形成高耐压晶体管的第一势阱20及第三势阱40的杂质浓度设定得要高。这样，便可根据各晶体管的驱动电压和耐压，适当设定各势阱的杂质浓度。第二势阱30以及第四势阱50的杂质浓度，例如表面浓度，是4.0×1016～7.0×1017atoms/cm3。另外，第一势阱20以及第三势阱40的杂质浓度，例如表面浓度，是8.0×1015～4.0×1016atoms/cm3。
例如，第一势阱20的深度为10～20μm，第四势阱50的深度为3～10μm。将第一势阱20的深度与第四势阱50的深度相比，二者深度的比值为例如2～5。
图6所示的各晶体管被未在图中表示的元件隔离绝缘层所隔离。并且各高压晶体管300PH和400NH可以具有所谓补偿栅极结构，其中，栅极与源极/漏极层不重合。在以下所述的例子中，各高压晶体管具有LOCOS补偿结构。具体而言，在各高压晶体管中，在栅极与源极/漏极层之间设置补偿区。该补偿区由设定在半导体衬底的特定区域的补偿LOCOS层下的低浓度杂质层构成。
图7示出了作为补偿栅极结构的一个示例的高压晶体管300PH结构的剖面图。图8示出了高压晶体管300PH的主要部分的平面图。
P沟道型高压晶体管300PH包括设置在N型第一势阱20上的栅极绝缘层24；在该栅极绝缘层24上形成的栅极26；设置在栅极绝缘层24周围的补偿LOCOS层65a；在该补偿LOCOS层65a下面形成的由P型低浓度杂质层构成的补偿杂质层57a；以及设置在补偿LOCOS层65a外侧的源极/漏极层22a和22b。
通过元件隔离LOCOS层(元件隔离绝缘层)65b将高压晶体管300PH与其相邻的晶体管电隔离。进而，在如图所示的N型第一势阱20内的元件隔离LOCOS层65b的下面形成由N型低浓度杂质层构成的沟道阻挡层63c。势阱接触层27通过LOCOS层65c与源极/漏极层22b隔离。在LOCOS层65c的下面，可以形成图中未示出的沟道阻挡层。
各高压晶体管具有LOCOS补偿结构，从而具有高漏极耐压，从而构成耐高压的MOSFET。换言之，通过在补偿LOCOS层65a下面设置由低浓度杂质层构成的补偿杂质层57a，与没有补偿LOCOS层的情况相比，补偿杂质层57a相对沟道区可以较深。其结果是，当晶体管处于OFF状态时，由于该补偿杂质层57a，可以形成较深的耗尽层，能够缓解漏极近旁的电场，提高漏极耐压。
根据本实施例，在上述步骤(A)中形成第一杂质层20a，在上述步骤(A)和(B)中形成第二杂质层30a，然后形成第三杂质层30b。接着，在上述步骤(D)中，通过热处理，使第一杂质层20a和第三杂质层30b的杂质扩散，可同时形成第一势阱20和杂质浓度高于第一势阱20的第二势阱30。
根据本实施例，在上述步骤(A)中，在半导体衬底10上有选择地形成由氮化硅层14构成的抗氧化层，该氮化硅层14对于氧化具有掩膜功能。然后，将氮化硅层14作为第一掩膜，向半导体衬底10内注入N型杂质，形成第一杂质层20a和第二杂质层30a。接着，在上述步骤(B)中，将氮化硅层14和抗蚀层R100作为第二掩膜，在第二杂质层30a的区域内，进一步注入N型的杂质离子，可形成第三杂质层30b。
根据此方法，氮化硅层14可以作为第一掩膜和第二掩膜的部分，从而减少形成掩膜的步骤数量。然后，在第二杂质层30a和第三杂质层30b的形成过程中，当注入杂质时该氮化硅层14还作为掩膜。因此，即使两次离子注入杂质，其掩膜也不会产生错位。因此，在特定区域内，通过数次离子注入将杂质导入，并且能形成高位置精度的第三杂质层30b。
根据本实施例，在上述步骤(C)中，利用氮化硅层14作为掩膜，通过对半导体衬底10的表面进行有选择地氧化，形成LOCOS层16。然后，去除氮化硅层14，将LOCOS层作为掩膜，向半导体衬底10内注入P型杂质，经过热处理形成第三势阱40。采用此方法，能自对准形成具有双重势阱结构的第一势阱或者第二势阱(该例中为第二势阱30)和第三势阱40。
另外，根据本实施例，通过步骤(D)的热处理，分别使第一杂质层20a和第三杂质层30b以及杂质层40a的杂质扩散，可同时分别形成N型第一势阱20、N型第二势阱30和P型的第三势阱40。
本发明并不仅限于上述实施例，在本发明的主题范围之内可以有各种变形。例如，也可采用与该实施例所述的第一导电型为P型、第二导电型为N型相反的导电型。势阱并不限定于三重势阱，根据需要也可以设置单重势阱以及双重势阱。此外，半导体装置的层结构或是平面结构，根据装置的设计也可以采取与上述实施例不同的结构。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改、变化、和等同物由所附的权利要求书的内容涵盖。
附图标记说明10 半导体衬底12 氧化硅层14 氮化硅层16 LOCOS层18，19 氧化硅层
20 第一势阱22a，22b 源极/漏极层24 栅极绝缘层26 栅极30 第二势阱32a，32b 源极/漏极层34 栅极绝缘层36 栅极40 第三势阱42a，42b 源极/漏极层44 栅极绝缘层46 栅极50 第四势阱52a，52b 源极/漏极层54 栅极绝缘层56 栅极100PL，200NL 低压晶体管300PH，400NH 高压晶体管R100，R200 抗蚀层
权利要求
1.一种半导体装置的制造方法包括(a)在具有第一导电型半导体衬底的特定区域内，注入具有第二导电型的杂质，形成第一杂质层和第二杂质层；(b)在所述第二杂质层区域内，再注入具有第二导电型的杂质，形成第三杂质层；以及(c)通过热处理，使所述第一杂质层和第三杂质层的杂质扩散，形成具有第二导电型的第一势阱和杂质浓度高于所述第一势阱的具有第二导电型的第二势阱。
2.根据权利要求1所述的半导体装置的制造方法，其中，在所述步骤(a)中，在所述半导体衬底上有选择地形成对于氧化具有掩膜功能的抗氧化层，将所述抗氧化层作为第一掩膜，向所述半导体衬底内注入所述具有第二导电型的杂质，形成所述第一杂质层和所述第二杂质层；以及在所述步骤(b)中，将所述抗氧化层及在所述抗氧化层上形成的抗蚀层作为第二掩膜，再向所述第二杂质层的区域内，注入具有第二导电型的杂质，形成所述第三杂质层。
3.根据权利要求2所述的半导体装置的制造方法，还包括将所述抗氧化层作为掩膜，通过对所述半导体衬底的表面进行有选择地氧化，形成LOCOS层；以及去除所述抗氧化层之后，将所述LOCOS层作为掩膜，向所述半导体衬底内注入具有第一导电型的杂质，在所述半导体衬底内形成第三势阱。
4.根据权利要求1至3中任一所述的半导体装置的制造方法，还包括在所述第一势阱内，形成具有所述第一导电型的第四势阱。
5.根据权利要求4所述的半导体装置制造方法，还包括在所述第二势阱内形成具有所述第一导电型的低压晶体管；在所述第四势阱内形成具有所述第二导电型的低压晶体管；在所述第一势阱内形成具有所述第一导电型的高压晶体管；以及在所述第三势阱内形成具有所述第二导电型的高压晶体管。
6.根据权利要求5所述的半导体装置的制造方法，其中，所述第一势阱与第四势阱的深度之比为2～5。
全文摘要
本发明提供一种能够在同一个衬底上形成具有不同驱动电压的高压晶体管和低压晶体管的半导体装置的制造方法。该半导体装置的制造方法包括(a)在具有第一导电型的半导体衬底(10)的特定区域内，注入具有第二导电型的杂质，形成第一杂质层(20a)和第二杂质层(30a)；(b)在第二杂质层区域内，再注入具有第二导电型的杂质，形成第三杂质层(30b)；(c)通过热处理，使第一杂质层(20a)和第三杂质层(30b)的杂质扩散，形成具有第二导电型的第一势阱(20)以及杂质浓度高于第一势阱(20)的具有第二导电型的第二势阱(30)。
文档编号H01L21/76GK1444267SQ0310470
公开日2003年9月24日 申请日期2003年2月25日 优先权日2002年3月7日
发明者林正浩 申请人:精工爱普生株式会社