专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，更具体地涉及一种不需要刷新的DRAM(Dynamic Random-Access Memory动态随机存取存储器)。
该图中，在硅基片101上设有分离各元件区域的元件隔离区102。在元件区域下侧的硅基片101内设有n型阱103和p型阱104，并紧接形成元件的硅基片设置栅氧化膜105。在栅氧化膜105上设置掺杂多晶硅106，在掺杂多晶硅106上配置有WSi层107和由氧化硅膜和氮化硅膜构成的双层膜108。栅电极109包含上述的掺杂多晶硅106、WSi层107和双层膜108。栅电极109的侧壁用侧壁110绝缘。
在p型阱104上配置有n+型源漏区111，而在n型阱103上配置有p+源漏区112。为了覆盖上述结构，配置层间氧化硅膜113，为了上下贯通层间氧化硅膜113，在硅基片上嵌入隐埋接触孔(塞)(buried contact)114。同样地，在硅基片上配置多点触塞(polypad)115。为了将硅基片上的隐埋接触孔(塞)114和硅基片上的多点触塞115的上端覆盖，配置层间氧化硅膜118。为了上下贯通该层间氧化硅膜118，配置与下方的源漏区导通的钨位线接触孔(塞)120和位线119。为了覆盖它们，配置层间氧化硅膜126。为了贯通层间氧化硅膜126和118，配置与下方的硅基片上的隐埋接触孔(塞)114导通的隐埋接触孔(塞)127以及与硅基片上多点触塞115导通的多点触塞128。
为了覆盖上述部分，再配置层间氮化硅膜-层间氧化硅膜129。在层间氮化硅膜-层间氧化硅膜129中配置存储结点130，其上配置介质膜131，形成圆筒形电容器132。为了覆盖此圆筒电容器等，配置层间氧化硅膜133。为了贯通此层间氧化硅膜133，并与圆筒形电容器的电极导通，配置金属接触孔(塞)134。紧接此金属接触孔(塞)134的上面，在上述层间氧化硅膜133上配置金属布线135。为了覆盖这些金属布线135，配置层间氧化硅膜136，为了贯通其中，配置金属接触孔(塞)137。其上配置金属布线138，为了再覆盖金属布线138，配置钝化膜139。
通过采用上述结构，含栅电极109的存取晶体管在栅电极上接收来自字线(图中未示出)的信号而被控制为导通或截止，并控制位线119与电容器之间的电荷进出。在电容器上累积电荷的状态下存储结点的电容维持预定的高电位，从而存储数字信息的状态可以维持。即在电容器132上充电时，存储结点成为高电位状态，例如将此状态取作导通状态，而相反地，电荷未充电时，存储结点成为零电位状态，例如将此状态取作关态。如上所述，在DRAM中通过在电容器上累积电荷，能够具有存储二进制信息这种存储装置的机能。
但是在上述结构中随着预定的时间变化，在电容上累积的电荷从存储结点经过阱泄漏到半导体基片上，电容器的电荷消失。电荷泄漏而消失意味着存储消失。为了防止这种现象，在DRAM中在电荷完全消失前按照预定的周期进行更新，使电容中消失的电荷返回到原来的状态。在DRAM中必须有用于更新的电路。在这种更新中消耗的功耗大，因此使DRAM的功耗增加。
作为不用上述更新的存储器有SRAM(Static Random AccessMemory静态随机存取存储器)。但是在SRAM中每个存储单元在硅基片上必须形成6个晶体管。因此存在与DRAM相比存储单元特别大的问题。
本发明的主要目的在于提供一种不需要更新的半导体存储装置，它将累积二进制信息电荷的电容器和控制电荷在此电容上进出的存取晶体管作为存储部分，另外，本发明的次要目的在于使上述半导体存取装置的尺寸比SRAM充分小型化。
本发明的半导体存储装置包括位于半导体基片上方、具有存储结点并能按照二进制信息的逻辑电平保持电荷的电容器、位于半导体基片的表面并能控制在电容器上累积的电荷进出的存取晶体管以及位于半导体基片上并能维持电容器的存储结点电位的闩锁电路。另外，构成此闩锁电路的至少一个电路元件位于存取晶体管的上方。
按照这种结构，通过闩锁电路在规定期间内能够稳定地维持存储结点的电位。因此对于数字信息的读取和写入，不必进行补充电容电荷的更新，能够抑制功耗。另外不需要设置更新电路。
另外，由于构成闩锁电路的电路元件配置在存取晶体管的上方，形成立体配置，平面尺寸能够比SRAM大幅减小。
是
图1的半导体存储装置的电路图。
是表示图1的半导体存储装置制造中在硅基片上形成元件隔离区的状态的图。
是表示形成栅电极的侧壁的状态的图。
是表示蒸镀层间氧化硅膜21的状态的图。
是表示形成了薄膜晶体管(TFTThin Film Transistor)用多晶硅膜的状态的图。
是表示形成了圆筒形电容器的状态的图。
是表示本发明的实施例2中半导体存储装置的断面图。
是图8的半导体存储装置的电路图。
是表示在电阻区域形成后形成了层间氧化硅膜的状态的图。
是传统的半导体存储装置的DRAM的断面图。
(实施例1)图1中，在硅基片1上设有分离各个元件区域的元件隔离区2。在元件区域下侧的硅基片1内设有n型阱3和p型阱4。另外紧接形成晶体管的硅基片区域，设置栅氧化膜5。在栅氧化膜5上设置掺杂多晶硅6，其上配置WSi层7。然后在WSi层7上接着叠层氧化硅膜-氮化硅膜8。栅电极9作为包含上述掺杂多晶硅6、WSi层7和氧化硅膜-氮化硅膜8的部分而配置。栅电极9的侧面用侧壁10绝缘，其上面通过氧化硅膜-氮化硅膜8绝缘。
在p型阱4上配置n+型源漏区11，并在n型阱3上配置p+型源漏区12。为了覆盖以上结构，配置层间氧化硅膜13，在上下贯通其中的导电通路的底部硅基片上嵌入隐埋接触孔(塞)14。作为上述导电通路，在硅基片上在隐埋接触孔(塞)14上配置多点触塞15。并且，为了与栅电极的WSi层7导通，在栅电极上嵌入隐埋接触孔(塞)16，其上在作为导电通路的栅电极上配置多点触塞17。为了在硅基片上多点触塞15和栅电极上多点触塞17上可靠地电气连接，配置隐埋接触孔(塞)22。在隐埋接触孔(塞)22上设有薄膜晶体管用电极，即TFT电极23。此TFT成为构成作为闩锁电路的双稳态多谐振振荡电路的反相器的负载晶体管。
为了覆盖上述硅基片上的隐埋接触孔(塞)14和硅基片上的多点触塞15的上端，配置层间氧化硅膜18。上下贯通层间氧化硅膜18，配置与下方的源漏区导通的钨布线19和钨位线接触孔(塞)20。为了覆盖它们，堆积层间氧化硅膜21。
TFT电极23贯通层间氧化硅膜21，继而上下延长。在TFT电极23的上面接着设有TFT栅氧化膜24，其上配置TFT多晶硅25。在TFT多晶硅25上形成源漏区和沟道区。因此，位于硅基片表面的(大容量)晶体管和上述薄膜晶体管之间上下关系相反。
为了覆盖这些TFT，设有氮化硅膜和层间氧化硅膜26。为了与TFT电极23导通，嵌入隐埋接触孔(塞)27和在其上贯通氮化硅膜和层间氧化硅膜26的多点触塞28。在它们上面，设有层间氧化硅膜29。
在贯通层间氧化硅膜29的部分上配置电容器。在多点触塞28的上端部接着设有存储结点30，其上形成介质构成的电容器膜31。另外，在其上配置电容器电极40。电容器电极40设于接地电位。为了使电容器的电容量增大，存储结点最好进行表面粗糙化处理。但是也可以不进行表面粗糙化处理。图1中由圆圈包围的部分，形成电容器32(C2)。上述电容器是圆筒形电容器。为了覆盖电容器的上部电极和层间氧化硅膜29，设有层间氧化硅膜33。贯通层间绝缘膜21、24、26、29、33，嵌入金属接触孔(塞)34，在金属接触孔(塞)34上设有金属布线35。这些金属布线35用层间氧化硅膜36覆盖，其中形成与金属布线35导通的金属接触孔(塞)37。紧接金属接触孔(塞)37的上端部，设置金属布线38，其上再设置钝化膜39。
在上述结构中，存取晶体管T6在硅基片1的表面上形成，而电容器32(C2)在硅基片的上方形成。但是，存取晶体管的栅电极在紧接硅基片而设置的层间绝缘膜13内形成。该层间绝缘膜称作下部层间绝缘膜。而形成电容器的层间绝缘膜称作上部层间绝缘膜。位于下部层间绝缘膜和上部层间绝缘膜之间的层间绝缘膜称作中间层间绝缘膜。
存取晶体管T6的源漏区11和电容器32(C2)的存储结点30之间，通过贯通层间绝缘膜13、18、21、24、26和TFT多晶硅25的导电通路14、15、23、27、28在电气上连接。双稳态多谐振振荡电路的端子连接在此导电通路上，将存储结点的电位保持在预定的固定电位上。并且，晶体管T1和薄膜晶体管T3的栅电极之间通过接触孔(基)16、17、22、23导通。
图2是上述半导体存储装置的电路图。其漏极D与位线BL连接的存取晶体管T5的源极S和电容器C1的存储结点在电气上连接，形成对应于传统的DRAM的存储单元的部分。其漏极D与互补位线/BL连接的存取晶体管T6的源极S和电容器C2的存储结点30电气连接，仍然形成对应于传统的DRAM的存储单元的部分。
另一方面，晶体管T1和T3形成一个CMOS(Complementary MetalOxide Semiconductor互补型金属氧化物半导体)反相器，而晶体管T2和T4形成另一个CMOS反相器。由这两个CMOS反相器构成的双稳态多谐振振荡电路成为对于上述DRAM的存储单元的闩锁电路。闩锁电路在横跨半导体基片表面、下部层间绝缘膜和中间层间绝缘膜的范围内形成。
下面采用图2说明上述存储单元电路中信号的写入和读出。位线BL和互补位线/BL连接在上述存储单元上。在写入时，字线设于导通状态，在位线BL和互补位线/BL上施加相反的信号。例如，如果在位线BL上施加导通电位，则连接点m1的电位成为导通电位。因此，电容器C1被充电。另一方面，互补位线/BL在连接点m2上施加负电位或零电位。因此，对于接触点m2成为截止电位，电容器C2不被充电。在双稳态多谐振振荡电路上，连接点m1成为高电位，连接点m2成为零电位或接地电位。只要不从外部施加电位，连接点m1上的电位就能稳定地维持，因此，尽管电荷从电容器C1泄漏，仍能补充与漏电相抵的电荷，使连接点m2上的预定电位得以保持。
另一方面，在读出时，通过读出放大器测出位线BL和互补位线/BL之间的电位差，将它放大后读出数据。无论如何，由于连接点m1、m2的电位保持预定的电位，因此能防止电容器C1、C2的漏电。结果，能够不进行更新地将电容器的电荷保持固定。所以能省去更新中所需的功耗。
图1中表示的，是图2中的晶体管中可见到图1的断面图的晶体管。其中，晶体管T1是CMOS反相器的驱动晶体管，薄膜晶体管T3是CMOS反相器的负载晶体管。晶体管T1和T3两者的栅电极之间通过接触孔(塞)16、17、22、23、27、28电气连接。并且，其栅电极23经由接触孔(塞)15、14连接在存取晶体管T6的源极S上。上述接触孔(塞)中的导电层27通过接触孔(塞)28连接到电容器C2的存储结点30。该电容器C2的另一个电极40设于接地电位。另一个薄膜晶体管T4通过图1的断面图中未出现的接触孔(塞)连接到另外一个电容器C1等处。图1的断面图中未出现的晶体管都是在硅基片表面形成的晶体管，均可采用形成普通MOS晶体管的方法来制造。
并且，上述薄膜晶体管T3、T4，都在其它的晶体管T1、T2等的上方立体地形成。因此，本发明的半导体存储装置能够做得非常小型化。
下面，用图3～图7说明上述半导体存储装置的制造方法。首先，在硅基片1上选择性地形成元件隔离区2(参照图3)。这里，采用STI(Shallow Trench Isolation浅沟隔离)法的元件分离工艺。接着参照图3，在硅基片1的深处形成底部n型阱区域后，在形成pMOS晶体管的区域形成n型阱3。此时，用离子注入设备分别注入n型杂质的磷(P)、隔离注入用的砷与沟道掺杂用的硼。接着，在形成nMOS晶体管的区域形成p型阱4。用离子注入设备分别注入p型阱的硼、隔离注入的硼与沟道掺杂用的硼。此时，为了使存储单元和外部电路之间设成所要求电压Vth，也可以采用掩膜来分开。
然后，参照图4，蒸镀栅氧化膜5、掺杂多晶硅6、WSi层7和氧化硅膜8，接着通过刻蚀形成栅电极9。然后，仅在nMOS区域上注入1E13程度的砷或磷，形成n-区域。接着，蒸镀氧化硅膜和氮化硅膜并进行刻蚀，形成侧壁10。
然后，参照图5，通过注入，使nMOS区域的砷成为高浓度，形成n型晶体管T6的n+型源漏区11。再通过注入，使pMOS区域的硼成为高浓度，形成p+型源漏区12。接着，蒸镀层间氧化硅膜13。然后，为了在电气上与硅基片1连接，刻蚀层间氧化硅膜13，在与晶体管T6的源极导通的硅基片上形成隐埋接触孔(塞)14。接着，蒸镀掺杂多晶硅，通过刻蚀或CMP方法在硅基片上形成多点触塞15。
然后，为了在电气上与晶体管T1的栅电极9连接，刻蚀层间氧化硅膜13，在栅电极上形成隐埋接触孔(塞)16。接着，蒸镀掺杂多晶硅，通过刻蚀或CMP方法在栅电极上形成多点触塞17。再蒸镀层间氧化硅膜18。然后，为了将硅基片1、栅电极9、硅基片上多点触塞15和钨布线19在电气上连接，刻蚀层间氧化硅膜18，形成钨布线用隐埋接触孔(塞)20。然后，为了作为地线和金属接触端使用，蒸镀并刻蚀Ti、TiN、W等高熔点金属和氮化硅膜，形成钨布线19。接着，蒸镀层间氧化硅膜21(图5)。
然后，参照图6，为了连接多点触塞15、17，刻蚀层间氧化硅膜18、21，形成隐埋接触孔(塞)22。此时通过蒸镀并刻蚀氮化硅膜，可以缩小接触孔(塞)尺寸。
然后，蒸镀并刻蚀掺杂多晶硅，形成TFT电极23。接着蒸镀氧化硅膜，形成TFT栅氧化膜24。然后，通过蒸镀、退火和刻蚀无定形多晶硅，形成作为TFT的沟道、源漏区的多晶硅TFT 25。此时，为了使TFT有所要求的阈值电压Vth，也可注入沟道掺杂用的硼和磷。接着为了形成TFT的源漏区，在多晶硅TFT 25上选择性地注入硼(图6)。
然后，参照图7，蒸镀层间氧化硅膜26。接着，为了将TFT电极23、TFT多晶硅25和存储结点30连接，一起刻蚀TFT栅氧化膜24、TFT多晶硅25、层间氧化硅膜26，形成隐埋接触孔(塞)27。在此处形成构成反相器的负载晶体管的薄膜晶体管T3、T4。
然后，为了嵌入隐埋接触孔(塞)27，蒸镀并刻蚀掺杂多晶硅，形成多点触塞28。接着，为了形成电容器面积扩大的圆筒形电容器，蒸镀和刻蚀氮化硅膜和氧化硅膜29。
然后，通过蒸镀掺杂多晶硅和无定形多晶硅，以及面粗糙化处理，形成存储结点30。接着，通过蒸镀和氧化氮化硅膜，形成介质的电容器膜31，同时通过蒸镀并刻蚀掺杂无定形多晶硅，形成圆筒形电容器32(图2的C2)。
然后，参照图1，蒸镀层间氧化硅膜33。接着，为了连接电容器，刻蚀层间氧化硅膜21、24、26、29、33，形成金属接触孔(塞)34。然后，通过蒸镀并刻蚀TiN、钨(W)，同时溅射并刻蚀Al-Cu、TiN，形成金属布线35。再蒸镀层间氧化硅膜36。接着，刻蚀用于连接金属布线的层间氧化硅膜，形成金属接触孔(塞)37。然后，通过蒸镀并刻蚀TiN、钨(W)，同时溅射并刻蚀Al-Cu、TiN，形成金属布线38。再形成等离子体氮化硅膜和聚酰亚胺膜作为钝化膜39，刻蚀切割线连接区(scribe line bonding pad)。通过上述制造方法，能够制造图1所示的半导体存储装置。
上述制造方法，由在形成构成传统的DRAM的存储单元的存取晶体管和电容器的工序(a1)中、形成包含作为负载晶体管的薄膜晶体管的双稳态多谐振荡电路构成的闩锁电路的工序(a2)构成。只要对现有的DRAM生产线稍加修改，就可以实现上述制造方法。再有，如上所述，图1的断面图中未出现的任何晶体管都是在硅基片表面上形成的晶体管，均可以采用形成普通MOS晶体管的方法来制造。所以按照图1、图3～图7中的说明，能够制造相当于图2所示的电路的半导体存储装置。
(实施例2)图8所示的本发明的实施例2中的半导体存储装置，仅将图1所示的栅氧化膜24和TFT 25换为层间氧化硅膜44和高电阻多晶硅45，其余部分和图1相同。按照图8，存取晶体管T6在硅基片上形成，而电容器32(C2)在其上方形成。存取晶体管T6的源漏区11和电容器32(C2)的存储结点30通过贯通层间绝缘膜13、18、21、44、26的导电通路14、15、27、28在电气上连接。并且，晶体管T1的栅电极、层间氧化硅膜44和高电阻多晶硅45(R2)通过插入式布线连接。
图9中，其漏极D连接于位线BL的存取晶体管T5的源极S和电容器C1的存储结点30电气上连接，形成对应于传统的DRAM的存储单元的部分。其漏极D连接于互补位线/BL的存取晶体管T6的源极S和电容器C2的存储结点30在电气上连接，也形成对应于传统的DRAM的存储单元的部分。
驱动晶体管T1和高电阻多晶硅R1形成一个结点，驱动晶体管T2和高电阻多晶硅R2形成另一个结点。由上述两个结点构成的双稳态多谐振振荡电路成为对于上述DRAM的存储单元的闩锁电路。通过电阻和晶体管的组合而构成双稳态多谐振振荡电路的反相器与由两个CMOS晶体管组成的反相器相比，制造处理工序变得简单，能够提供便宜的半导体存储装置。
下面说明上述存储单元电路中信号的写入和读出。位线BL和互补位线/BL连接在上述存储单元上。在写入时，字线处于导通状态，在位线BL和互补位线/BL上施加反相的信号。例如，如果在位线BL上施加导通电位，则连接点m1的电位成为高电位(导通电位)。因此电容器C1充电。而连接点m2被从互补位线/BL施加负电位或零电位。因此，连接点m2上成为截止电位，在电容器C2上不充电。在双稳态多谐振振荡电路中，连接点m1成为高电位，连接点m2成为零电位。由于连接点m1中的电位持续存在，因此即使电荷从电容器C1泄漏，仍能补充与漏电相抵的电荷，保持连接点m2中的预定电位。
另一方面，读出时，读出放大器测出位线BL和互补位线/BL之间的电位差并加以放大，然后读取数据。无论如何，由于连接点m1、m2保持预定的电位，因此能防止电容器C1、C2中的漏电。结果，能够不进行更新地保持电容器的电荷固定。因此，能省去更新中所需的功耗。
图8中表示的是图8断面图中所见到的图9的晶体管中的晶体管。其中晶体管T1是反相器的驱动晶体管，氧化硅膜44和高电阻多晶硅45构成负载部分。晶体管T1的栅电极经由接触孔(塞)17、23，经由插入式接触孔(塞)27、15、14连接到存取晶体管T6的源极S。而上述插入式接触孔(塞)中的导电层27通过插入式接触孔(塞)28连接到电容器C2的存储结点30上。该电容器C2的另一个电极设于接地电位。另一个高电阻多晶硅45通过图8的断面图中未出现的插入式接触孔(塞)连接于另外一个电容器C1等。
另外上述的高电阻多晶硅45在其它的晶体管T1、T2等的上方形成，成为立体结构。所以，与形成SRAM的存储单元的情况相比，能够非常小型化。
下面说明图8所示的半导体存储装置的制造方法。在实施例1中，可将图5之前的制造方法原封不动地直接用于本实施例的半导体存储装置。图5中表示的是形成钨布线19后蒸镀了层间氧化硅膜21的状态。
然后，参照图10，为了连接多点触塞15、17，刻蚀层间氧化硅膜18、21，形成隐埋接触孔(塞)22。此时，通过蒸镀并刻蚀氮化硅膜，可以缩小接触孔(塞)尺寸。
然后，蒸镀并刻蚀掺杂多晶硅，形成多晶硅布线23。接着，蒸镀氧化硅膜，形成氧化硅膜44。然后，通过蒸镀和刻蚀非掺杂多晶硅，形成高电阻多晶硅45。此时，为了达到所要求的高电阻，也可以注入磷等。接着，为了形成中电阻区域，在高电阻多晶硅45的布线区域上选择性地注入砷。通过这种处理，能够形成与驱动晶体管T1的栅电极连接的电阻R2(参照图9)。与CMOS晶体管的形成相比，上述高电阻多晶硅的形成是简单的，能够使制造费用降低。
然后，蒸镀层间氧化硅膜26。接着，为了将多晶硅布线23、高电阻多晶硅45和存储结点30连接，一起刻蚀层间氧化硅膜44、高电阻多晶硅45、层间氧化硅膜26，形成隐埋接触孔(塞)27。然后为了嵌入隐埋接触孔(塞)27，蒸镀并刻蚀掺杂多晶硅，再形成多点触塞28。
然后，为了形成电容器面积扩大的圆筒形电容器，蒸镀和刻蚀氮化硅膜、氧化硅膜29。然后，通过蒸镀掺杂多晶硅和无定形多晶硅，并进行面粗糙化处理，形成存储结点30，接着，通过蒸镀和氧化氮化硅膜，形成电容器膜31，同时通过蒸镀并刻蚀掺杂无定形多晶硅，形成圆筒形电容器32。
接着，蒸镀层间氧化硅膜33。然后，为了连接电容器，刻蚀层间氧化硅膜21、44、26、29、33，形成金属接触孔(塞)34。然后通过蒸镀并刻蚀TiN、W，同时溅射并刻蚀Al-Cu、TiN，形成金属布线35。再蒸镀层间氧化硅膜36。为了连接金属布线，接着刻蚀层间氧化硅膜，形成金属接触孔(塞)37。然后通过蒸镀并刻蚀TiN、W，同时溅射并刻蚀Al-Cu、TiN，形成金属布线38。再形成等离子体氮化硅膜和聚酰亚胺膜作为钝化膜39，刻蚀切割线连接区。
上述制造方法，由在形成构成传统的DRAM的存储单元的存取晶体管和电容器的工序(a1)中、形成由高电阻多晶硅等组成的电阻和驱动晶体管所构成的一对反相器组合而成的闩锁电路的工序(a2)构成。只要对现有的DRAM生产线稍加修改，就可以实现上述制造方法。再有，图8的断面图中未出现的任何晶体管都是在硅基片表面上形成的晶体管，均可以采用形成普通MOS晶体管的方法而制造。所以按照图8、图10中的说明，能够制造相当于图2所示的电路的半导体存储装置。
(对于上述实施例的附言)(1)在上述实施例中虽然以双稳态多谐振振荡电路作为闩锁电路的例子说明，但是如果在预定的周期时间能够维持存储结点的电位，则可以由任何一种电路构成。例如由两个DRAM(DynamicRandom-Access Memory)单元构成一位存储单元时，也可以在其中一个DRAM更新期间由另外一个DRAM保持数据。但这时不可能采用电池后备，理由是实际上由于在进行更新，有电流通过。
特别是在本发明的半导体存储装置的小型化方面，最好构成闩锁电路的至少一个电路元件位于存取晶体管的上方。也就是说，平面尺寸能够由于立体化而减小。
(2)另外，存取晶体管配置在半导体基片的表面，而电容器配置在位于与半导体基片之间至少隔着1层层间绝缘膜的上部层间绝缘膜内。闩锁电路可以在上部层间绝缘膜的下方形成。根据这种结构，例如从自下而上的顺序在上下方向部分地重复，可以按照(硅基片/存取晶体管/闩锁电路/电容器)的顺序以立体配置的形式形成半导体存储装置的各个部分。因此不但能不要更新，而且能使平面尺寸微细化。并且，将传统的制造方法变更为本发明的制造方法，形成闩锁电路，该闩锁电路容易和连接存取晶体管的源漏区与连接结点的导电通路在电气上连接。如果闩锁电路在电气上连接的部位是包括连接结点与存取晶体管的源漏区的之间的导电通路，任何部位都可以。
(3)构成双稳态多谐振振荡电路的反相器中的电阻由含有杂质的多晶硅部分而形成，这在制造上是容易的，但另外也可以采用硅以外的材料形成电阻。
权利要求
1.一种半导体存储装置，其中设有位于半导体基板上方的、有存储结点的、并能保持对应于二进制信息的逻辑电平的电荷的电容器，位于所述半导体基板的表面并控制在所述电容器中蓄积的电荷的进出的存取晶体管，以及位于所述半导体基板上的、维持所述电容器的存储结点的电位的闩锁电路；构成所述闩锁电路的电路元件中至少有一个位于所述存取晶体管的上方。
2.如权利要求1所述的半导体存储装置，其特征在于所述半导体存储装置配置在所述半导体基板和在其上积层的多个层间绝缘膜内，所述存取晶体管配置在所述半导体基板的表面上，所述电容器配置在位于与所述半导体基板之间至少隔着一层层间绝缘膜的上部层间绝缘膜内，所述闩锁电路配置在所述上部层间绝缘膜的下方。
3.如权利要求2所述的半导体存储装置，其特征在于所述闩锁电路是由包含第一负载晶体管与第一驱动晶体管的第一反相器以及包含第二负载晶体管与第二驱动晶体管的第二反相器构成的双稳态多谐振荡电路，该双稳态多谐振荡电路电气连接在所述存储结点上。
4.如权利要求3所述的半导体存储装置，其特征在于所述第一和第二负载晶体管由位于所述存取晶体管上方的薄膜晶体管构成。
5.如权利要求2所述的半导体存储装置，其特征在于所述闩锁电路是由包含第一电阻与第一驱动晶体管的第一反相器和包含第二电阻与第二驱动晶体管的第二反相器构成的双稳态多谐振荡电路，该双稳态多谐振荡电路电气连接在所述存储结点上。
6.如权利要求5所述的半导体存储装置，其特征在于所述第一和第二电阻由位于所述存取晶体管上方的含杂质的多晶硅部分构成。
7.如权利要求1所述的半导体存储装置，其特征在于所述闩锁电路是由包含第一负载晶体管与第一驱动晶体管的第一反相器和包含第二负载晶体管与第二驱动晶体管的第二反相器构成的双稳态多谐振荡电路，该双稳态多谐振荡电路电气连接在所述存储结点上。
8.如权利要求7所述的半导体存储装置，其特征在于所述第一和第二负载晶体管由位于所述存取晶体管上方的薄膜晶体管构成。
9.如权利要求1所述的半导体存储装置，其特征在于所述闩锁电路是由包含第一电阻与第一驱动晶体管的第一反相器和包含第二电阻与第二驱动晶体管的第二反相器构成的双稳态多谐振荡电路，该双稳态多谐振荡电路电气连接在所述存储结点上。
10.如权利要求9所述的半导体存储装置，其特征在于所述第一和第二电阻由位于所述存取晶体管上方的含杂质的多晶硅部分构成。
全文摘要
本发明提供一种将蓄积作为二进制信息的电荷的电容器和控制电荷在电容器上进出的存取晶体管作为主存储部分，同时不需要更新的半导体存储装置。它包括位于半导体基板(1)上方的、保持对应于由二进制信息表示的存储信息的逻辑电平的电荷的、有存储结点(30)的电容器(32)，位于半导体基板表面的、控制电容器上蓄积的电荷的进出的存取晶体管(T5、T6)，以及位于半导体基板上的维持电容器的存储结点电位的闩锁电路；构成闩锁电路的电路元件(T1、T2、T3、T4、R1、R2)中的至少一个位于存取晶体管的上方。
文档编号H01L21/8242GK1476097SQ03110499
公开日2004年2月18日 申请日期2003年4月14日 优先权日2002年8月14日
发明者古贺刚, 石垣佳之, 芦田基, 牧幸生, 藤井康博, 细川智广, 寺田隆司, 出井诚, 增田泰一, 一, 之, 博, 司, 广 申请人:三菱电机株式会社