专利名称：存储器的存储装置的制作方法
技术领域：
本发明涉及集成电路存储器领域。更具体地，本发明涉及一种存储器的存储装置和用于三维交点的存储器阵列的方法。
背景技术：
随着对集成电路的需要持续增加，制造商们努力争取在每一个芯片上集成越来越多数量的晶体管。集成电路存储器比其它类型的电路通常具有更高的晶体管密度，结果，就更加推动技术包封的前沿。存储器典型地构成为二维阵列，其中阵列中的每个存储器单元是由行导体和列导体相交。二维存储器阵列通常由于制造阵列的技术的最小线宽限制了存储器单元的密度。结果，当降低用于制造存储器的集成电路工艺的最小特征尺寸时，就获得了存储器密度的提高。
一种流行的存储器是只读存储器(ROM)。两种最通用类型的ROMs是掩模ROMs和现场可编程ROMs。对于掩模ROMs，在每个存储器单元中存储的信息在制造过程期间就永久地编程并不能在以后改变。因为现场可编程ROMs能够让终端用户存储在许多应用中采用的单一角色类型的程序，所以在制造过程期间没有对现场可编程ROMs编程并且现场可编程ROMs更可取。
一种类型的现场可编程ROM包括存储器单元，其具有存储元件和控制部件。存储元件典型地具有电流流动的高电阻并可被编程以在存储元件的两端施加合适的电压时具有低电阻。通过对存储元件施加读取电压并通过对流过非编程的存储元件的电流与流过编程的存储元件的电流进行比较来检测编程的配置。
二维ROM阵列的一个缺点是有漏电流，当在阵列中增加存储器单元的数量时该漏电流使精确地读取存储器更加困难。例如，在阵列中与存储器单元相交的行和列线遍及阵列的整个长度。如果选择具体的行和列线并施加读取电压，沿行线或沿列线定位的其它存储元件就会提供漏电流，该漏电流使检测非编程和编程配置之间的差别更困难。限制漏电流的一种方法是将列线分隔成每个可独立寻址的部分。为了达到这个目的，就必须提供附加的外围电路来读取和写入各自的列线部分。此方法可以通过降低连接到每个列线部分的未选择存储元件的数量来减少漏电流，但必须减少阵列中的存储器单元的数量以便提供用于附加的读取和写入电路的空间。
根据上述观点，就需要一种具有更高存储器单元密度和降低了漏电流的改进存储器。
发明内容
本发明的一个方面提供一种存储器的存储装置和方法。存储器的存储装置包括第一和第二存储器单元，该每个存储器单元具有顶端和底端。第一和第二第一维导体基本上共面并平行且在第一维空间延伸。第一第一维导体与第一存储器单元的底端相交，第二第一维导体与第二存储器单元的顶端相交。第一第二维导体在第二维空间延伸并与第一存储器单元的顶端相交，和第二第二维导体在第二维空间延伸并与第二存储器单元的底端相交。第一第三维导体在第三维空间延伸并位于第一和第二存储器单元之间以便将第一第二维导体耦合到第二第二维导体。
图1是说明根据本发明的存储器的存储装置的一个例示性实施例的图。
图2是说明具有包括与控制元件串联的存储元件的存储器单元的存储器的存储装置的一个例示性实施例的简图。
图3是说明列线段叠层的一个例示性实施例的透视图。
图4A和4B是说明根据本发明的在存储器的存储装置中采用的存储器单元的第一实施例的剖面图。
图5是说明根据本发明的在存储器的存储装置中采用的存储器单元的第二实施例的剖面图。
图6是说明根据本发明的在存储器的存储装置中采用的存储器单元的第三实施例的剖面图。
图7是说明列线段叠层的第一例示性实施例的剖面图。
图8是说明列线段叠层的第二例示性实施例的剖面图。
图9是图8中说明的第二例示性实施例的顶视图。
图10是根据本发明的存储器载体的布局图，其结合了上述说明并描述的三维存储器的存储装置。
图11是根据本发明的电子装置的方框图，其结合了上述说明并描述的三维存储器的存储装置。
图12是根据本发明的嵌入式存储器阵列的局部透视图，其结合了上述说明并描述的三维存储器的存储装置。
具本实施方式在下面的优选实施例的详细描述中，参考作为详细描述的一部分的附图，在图中示出利用说明的其中可以实现本发明的具体实施例。应当理解，可以利用其它实施例，在不脱离本发明的范围之内可以进行结构或逻辑性的改变。因此，下面详细的说明不是限制性的，本发明的范围由所附的权利要求书限定。
图1是说明根据本发明的存储器的存储装置10的一个例示性实施例的图。在说明的实施例中，说明列线段叠层26的阵列，每个列线段叠层26与行线16相交。在说明的实施例中，每个行线16包括至少两个行线，如箭头50所示，该两个行线基本上共面并平行且在维X延伸以至与列线段叠层26相交。在其它实施例中，每个行线16可包括任何适合数量的单个行线。
在说明的实施例中，如箭头50所示，在垂直于维X的维Y上延伸的三个基底列线表示为36a、36b和36c。在其它实施例中，可以有任何适合数量的基底列线36。每个基底列线36耦合到相应的读出放大器38，使得相应的读出放大器38可以从设置在相应的列线段叠层26中的存储器单元读取数据。
每个列线段叠层26包括至少两个存储器单元14。每个存储器单元14都与多个行线16之中的唯一的行线16相交。在每个列线段叠层26之中的存储器单元14耦合到相应的线32或线34。开关28和30分别将相应的导电柱或导电通孔32或34耦合到基底列线36，以便可以通过相应的读出放大器38读取在选择的列线段叠层26之中的存储器单元14。在一个实施例中，开关28和30使用晶体管实现。在一个实施例中，晶体管28/30是互补金属氧化物半导体(CMOS)晶体管。
图2是说明具有包括与控制元件142串联的存储元件141的存储器单元14的存储器的存储装置的一个例示性实施例的简图。在说明的实施例中，每个存储器单元14通过相应的开关28或开关30耦合到相应的基底列线36和读出放大器38。通过选择开关28或开关30，通过相应的读出放大器38就可以读出在列线段叠层26之中的每个存储器单元14的状态。
在说明的实施例中，在行线16和列线段18之间耦合存储器单元14。在两个水平面上说明行线16a和16b，如箭头52所示，其中在特定的水平面上的每个行线16基本上共面并平行且在X维上延伸。在第一水平面上说明行线16a，该第一水平面低于行线16b的第二水平面。在说明的实施例中，如箭头52所示，列线段18在垂直于X维的Y维延伸。在位于行线16之间和低于行线16的两个水平面上说明列线段18a和18b。在列线段18a之上设置列线段18b并与列线段18a对准。
在说明的实施例中，在三个水平面上提供存储器单元14，如箭头52所示，其表示为20、22和24并限定在第三维Z上。在水平面20处说明的存储器单元14a耦合在行线16a和列线段18a之间。在水平面22处说明的存储器单元14b耦合在列线段18b和行线16a之间。在水平面24处说明的存储器单元14c耦合在行线16b和列线段18b之间。在说明的实施例中，每个列线段18和行线16与特定的存储器单元14相交。
简化说明的实施例以便更好地说明本发明的范围。本领域普通技术人员应当清楚，存储器的存储装置10可以在其它实施例中制造，其它实施例具有任何适合数量在Z维延伸的水平面并在每一层中具有任何适合数量的存储器单元14。在其它的实施例中，可以有任何适合数量的在X维延伸的行线16或在Y维延伸的列线段18。
在说明的实施例中，在具体的列线段叠层26之中的每个列线段18耦合到相应的开关28或开关30。相邻列线段18a和18b不耦合到相同的开关28或不耦合到相同的开关32，因此就可以通过开关28或开关30单独地选择耦合到特定行线16的存储器单元14。
在说明的实施例中，每个存储器单元14包括与控制元件142串联的存储元件141。在一个实施例中，存储元件141包括反熔丝元件。在一个实施例中，控制元件142包括隧道结控制元件。在一个实施例中，控制元件包括二极管。
在说明的实施例中，通过给存储器单元14提供编程电压来对存储元件141进行编程以改变存储器单元14的电阻。在一个实施例中，当对存储元件141和控制元件142施加读取电压时，编程之前的存储元件构成为显示第一电阻值。当对存储元件141和控制元件142施加读取电压时，编程之后的存储元件141构成为显示第二电阻值。在一个实施例中，编程电压在1伏和3伏之间。在一个实施例中，读取电压小于1伏。在一个实施例中，第一电阻值为一兆欧姆或更大。在一个实施例中，第二电阻值为100千欧姆或更小。在一个实施例中，存储元件在编程之前构成为非电导通、在编程之后构成为电导通。在一个实施例中，存储器单元14由电阻性材料形成，当对存储器单元14施加读取电压时该存储器单元构成为显示一个电阻值。在其它实施例中，每个存储器单元14包括与控制元件串联的电阻器。
在说明的实施例中，选定的存储器单元14的电阻状态通过给存储器单元14施加读取电压并测量流过存储器单元14的电流来确定。在读取操作期间，为了确定选定的存储器单元14的状态或电阻值，行译码器(未示出)通过将行线16与一个电势耦合来选择行线16，电势在下文称为V+。所有未选择的行线16耦合到虚地电压，此后称为Va。对应于选定的存储器单元14的列线段18和基底列线36的晶体管28或晶体管30的栅极具有被提供的正电压以便将相应的列线段18耦合到相应的基底列线36。在读取操作期间，读出放大器38使基底列线36维持在电势Va。因为选定的存储器单元14耦合在处于电压Va的列线段18和处于电压V+的选定的行线16之间，所以读出电流就通过存储器单元14和相应的基底导线36流到相应的读出放大器38。读出放大器38被构成根据导通的电流提供选定的存储器单元14的状态。
在说明的实施例中，未选定的行线16和选定的基底列线36和列线段38在读取操作期间维持在电压Va以便在读取操作期间限制不希望的漏电流耦合到读出放大器38。在不同的实施例中，优化在具体的列线段叠层26之中的列线段38的数量以及耦合到具体的列线段18的存储器单元14的数量以便在读取操作期间限制连接到读出放大器38的漏电流。
图3是说明列线段叠层26的一个例示性实施例的透视图。图3说明三个列线段叠层26a、26b和26c。行线16a和16b每个都是由导电材料形成的导体的一个阵列，其与存储器单元14的顶侧或底侧相交。列线段18a和18b每个是导体的一个阵列并由导电材料形成，其与存储器单元14的顶侧或底侧相交。图3说明，每个存储器单元14通过一个行线16和一个列线段18相交。在其它实施例中，在本发明的范围之内可以采用对应于相应存储器单元14的列线段18和行线16的其它适合的排列。
图4A和4B是说明在根据本发明的存储器的存储装置中采用的存储器单元14的第一实施例的剖面图。图4A和4B说明，每个存储器单元14与行线16和列线段18相交并电耦合到行线16和列线段18。不同实施例中的存储器单元在顶侧电耦合到列线段18并在底侧电耦合到行线16，或者在底侧电耦合到列线段18并在顶侧电耦合到行线16。
图4A说明隧道结存储元件141通过电极41电耦合到隧道结控制元件142。控制元件142通过电极42电耦合到列线段18。存储元件141通过电极40电耦合到行线16。电极40、41和42提供与控制元件142和存储元件141的低电阻接触以至使任何不希望的电阻最小以便使电流流过存储器单元14。在其它的实施例中，不采用电极40、41或42。
图4B说明沿图4A的线4B-4B的剖面图以便说明在第一维延伸的行线16并且在第二维延伸的列线段18，其中在说明的实施例中第一维和第二维是垂直的。在其它的实施例中，行线16和列线段18不垂直。在不同的实施例中，重复图4中说明的步骤来层叠多层以便形成列线段叠层26。
图5是说明根据本发明在存储器的存储装置中采用的存储器单元14的第二实施例的剖面图。在说明的实施例中，由导电薄膜例如铝形成行线16，通过淀积和腐蚀以限定行线16。在行线16的上方和在其上面形成平面的电介质层62。
在说明的实施例中，在电介质层62已经形成之后，完成腐蚀步骤以便限定被腐蚀的通孔区64。氧化在通孔区64的底部中暴露的行线16来形成氧化部分60。在不同的实施例中，通过自氧化即热生长或淀积形成氧化部分60。在一个实施例中，氧化部分60具有小于100埃的厚度。在其它的实施例中，氧化部分60具有小于50埃的厚度。在氧化部分60形成之后，在电介质层62上方淀积导电薄膜金属层66，完成电介质层以便填充开口腐蚀的通孔区64。完成CMP步骤以去除部分金属层66来限定暴露的边缘68。随后在平坦化的表面之上形成氧化层72，氧化层72包括位于暴露的边缘68之上的部分70。淀积并腐蚀导电薄膜以便限定列线段18，并在列线段18的上方和其上形成电介质填充物层74。在不同的实施例中，重复图5中说明的步骤以便层叠多层来形成列线段叠层26。
在不同的实施例中，由铝、铜、硅化物或合金、或其它适合的导电材料或半导体材料形成行线16和列线段18。在不同的实施例中，由任何适合的电绝缘材料形成氧化层72，适合的电绝缘材料包括但不限于氧化物-氮化物-氧化物(ONO)、五氧化二钽(Ta2O5)、等离子体增强氮化硅(P-SiNx)、氧化钛、氧化锗、包含淀积的氧化物、生长的氧化物的任何化学气相淀积(CVD)的电介质、或任何其它适合的电介质材料。在不同的实施例中，由适合的电绝缘材料形成电介质层62和电介质层74，适合的电绝缘材料包括但不限于湿法或干法的二氧化硅(SiO2)、包括氮化硅的氮化物材料、原硅酸四乙酯(Si-OC2H5)、包含通过在反应室中分解TEOS气体而产生淀积形成的氧化物的基于TEOS的氧化物、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、聚酰胺膜、氮氧化物、玻璃上旋涂(SOG)、包含淀积的氧化物或生长的氧化物的任何化学气相淀积(CVD)的电介质、任何物理气相淀积(PVD)的电介质、或溅射的电介质。
在说明的实施例中，行线16、氧化部分60和金属层66形成控制元件142。在说明的实施例中，金属层66、氧化部分70和列线段18形成存储元件141。存储元件141利用电子隧穿来产生存储结构。在说明的实施例中，电子隧穿可以直接隧穿，由此需要最小的氧化层厚度。在不同的实施例中，氧化层厚度在大约5-50埃的范围之内。在其它实施例中，可以采用其它适合的氧化层厚度。在一个实施例中，存储元件141是反熔丝元件。在其它实施例中，存储元件141利用例如电介质绝缘击穿动力学的原理来产生存储结构。
在不同的实施例中，当在氧化物部分70两端出现低电压时，例如当读取存储器单元时，通过氧化物部分70的电流就处于小的微安培或纳安培的范围，因此导致小的功率浪费。当通过产生穿通氧化物部分70的细丝(filament)来编程存储元件141时，电流就会在高的纳安培至微安培的范围。电流中的这种差异就会产生非常优良的信噪比以用于读出氧化物部分70是否被编程以便有逻辑“0”或逻辑“1”状态。当说明的电流范围为大约0.18微米的工艺几何尺寸的电流范围时，实际的电流范围根据实际采用的工艺几何尺寸而变化。
在不同的实施例中，在较高的电压电势下例如当编程存储元件141时，由于隧穿电流，氧化物部分70就具有较大的电流流动。隧穿电流产生电子的流动局部加热存储元件141，由此通过氧化物部分70形成导电细丝。当跨越氧化物部分70阻挡层强加足够能量来加热熔化部位时，就形成导电细丝，结果氧化物部分70的状态永久改变。在其它的实施例中，可以将氧化物部分70加工成除了隧道结器件之外的电介质击穿器件。
图6是说明在根据本发明的存储器的存储装置中采用的存储器单元14的第三实施例的剖面图。除了图6中说明的结构包含状态-变换层76之外，存储器单元14的结构类似于图5的实施例。根据本发明可以采用很多适合的相-变材料用于可读/写(或写/擦除/写)状态-变换层。在一个实施例中，采用碲化锗(GeTe).GeTe可以通过适合速率的加热和冷却步骤从半导(非晶)状态逆变为金属(晶体)状态。在一个实施例中，对GeTe进行掺杂使得当GeTe半导状态时它为p型。当在n型半导体层上淀积GeTe时，当与在金属状态中的GeTe比较时，在漂移穿过结的载流子数量方面可观察到很大的反差。在不同的实施例中，当采用GeTe或其它适合的相-变材料时，存储器单元是可读-写或能够被写入、擦除和写入的。在其它的实施例中，可以采用其它相-变材料，其包括但不限于硫族元素化物合金，例如GaSb、InSb、InSe、Sb2Te3、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2和GeSbTe。
在其它的实施例中，可以采用可选择的状态-变换技术以构成存储器单元14。这些技术包括但不限制于LeComber开关或硅化物开关。通过在金属导体例如行线16或列线段18之上淀积非晶的本征硅薄层来形成LeComber开关。可以由大量适合的材料形成导体，适合的材料包括铬(Cr)。在淀积非晶的本征硅薄层之后，在非晶的本征硅层之上淀积隔离的金属例如金(Ag)。LeComber开关在编程之前起反向偏置隧道二极管的作用。通过产生增强集中的穿过非晶硅的电场来编程LeComber开关以便形成导电通路。
通过层叠交替的硅和过渡金属薄膜形成硅化物开关，以便当编程时交替的膜显示为变化的电阻。一般地，对于硅化物开关的编程过程是不可逆的。在写入之前，层叠的硅和过渡金属层具有第一电阻。选择适合的行线和列线以便强制电流通过选定的存储器单元。流过选定的存储器单元的电流产生焦耳(Joule)热，焦耳热引发并完成硅化反应。通过施加集中的电场，在允许实现编程的小区域中电流集中并且焦耳热也集中。硅化反应导致选定的存储器单元的电阻改变为较小的值。为了读被编程的存储器单元，小的读出电流被提供到存储器单元并测量存储器单元上的电压降。在不同的实施例中，可以采用多种适合的硅化物化合物，其包括但不限制于Ni2Si、NiSi、NiSi2、Pd2Si、PdSi和Pt2Si以及PtSi。在其它实施例中，可以采用其它具有硅的各种形式化合物中的过渡金属，其包括但不限制于Ti、V、Cr、Mn、Fe、Co、Zr、Nb、Mo、Rh、Hf、Ta、W和Ir。在不同的实施例中，重复图6中说明的步骤以层叠多层来形成列线段叠层26。
图7是说明列线段叠层26的第一例示性实施例的剖面图。图7说明对应于36a处说明的基底导体线的两个列线段叠层26a。行线16在第一维延伸并在16a至16c处得以说明。列线段18在第二维上延伸并在18a至18d处得以说明。存储器单元阵列14a至14f与列线段18a至18d相交，使得每个列线段18与至少一个存储器单元14相交。每个存储器单元14通过唯一的行线16相交。在说明的实施例中，导电柱或导电通孔32a和34a耦合到列线段18，使得每个列线段18与存储器单元14相交、但不与同一行线16相交。行线16、列线段18和存储器单元14的互连排列使每个存储器单元14通过唯一的行线16和列线段18相交，并通过相应的选择开关28a或选择开关30a进行选择。
图8是说明列线段叠层26的第二例示性实施例的剖面图。图8说明对于列线段叠层26a的互连排列，除了每个列线段18与三个存储器单元14相交的区别外，其类似于图7的实施例，其中在图7说明的实施例中，每个列线段18与六个存储器单元14相交。在图8说明的实施例中，因为每个列线段18与三个存储器单元14相交而非图7中说明的六个存储器单元14相交，所以在读取操作期间，较小量的不期望的漏电流通过选择开关28a或30a耦合到读出放大器38。在其它实施例中，可以采用其它适合数量的列线段18。虽然图7和8说明的实施例分别说明了六个存储器单元14和三个存储器单元14与单一的列线段18相交，在其它实施例中，依据可承受的漏电流的水平，其它适合数量的存储器单元可以与每个列线段18相交。
图9是图8中说明的第二例示性实施例的顶视图。图9说明列线段叠层26a至26d，其中导电柱或导电通孔34将列线段18耦合到列线段叠层26之间相邻的列线段18。每个列线段叠层26包括三个垂直于列线段18d的行导体16c。列线段18d与相应的列线段18a至18c对准。每个存储器单元14f通过行线16和列线段18相交。
图10是根据本发明的存储器载体80的布局图，其结合上面说明和描述的三维存储器的存储装置。在说明的实施例中，存储器载体80包括一个或多个存储器的存储装置82。在不同的实施例中，存储器载体80可以采用任何适合的存储卡格式，其包括但不限制于PCMCIA、PC卡、智能存储器、安全数字(SD)、多媒体卡(MMC)、存储棒、数字胶片、ATA和压缩闪存(compact flash)。在说明的实施例中，存储器载体80包括机械接口84，其提供用于与连接器的机械和电接触，该连接器适用于存储器载体80。在另一个实施例中，电接口86与机械接口84上的电接触电耦合并提供适合的功能，该功能包括安全、地址译码、电压转换或用于存储器的存储装置82的写保护。在不同的实施例中，存储器载体80可以是印刷电路板或陶瓷基板，其物理地支撑存储器的存储装置82、电接口86和机械接口84。
图11是根据本发明的电子装置的框图，其结合上面说明和描述的三维存储器的存储装置。在图11说明的实施例中，电子装置是计算机系统90。在说明的实施例中，微处理器92耦合到存储器的存储装置94。在不同的实施例中，利用存储器的存储装置94来保持计算机可执行的指令和/或用户数据。对于存储器的存储装置94的其它应用还包括BIOS存储器、DRAM存储器、ROM或各种等级的内部或外部高速缓冲存储器。在说明的实施例中，微处理器92连接到存储装置96，其可以是硬盘驱动器、软盘驱动器、CD/DVD驱动器、磁带驱动器或其它适合的大容量存储装置。微处理器92和存储器电路94可以包括根据本发明的一个或多个存储器的存储装置。在说明的实施例中，微处理器92连接到显示器件98，其可以包括根据本发明的存储器的存储装置。在不同的实施例中，本发明的存储器的存储装置可以包含在计算机系统90之内的许多存储器的存储应用区域中。
图12是根据本发明的嵌入存储器阵列100的局部透视图，其结合上面说明和描述的三维存储器的存储装置。在说明的实施例中，在微处理器104的顶端上制造嵌入存储器阵列100以便使芯片面积尺寸最小。微处理器104形成水平的衬底表面。优选地，存储器阵列100由存储器单元14的一个或多个垂直层102制成以便形成嵌入存储器阵列100。微处理器102通过键合线108电附着于封装106。在其它实施例中，可以采用其它适合的封装技术例如载带自动键合(TAB)。
虽然为了描述优选的实施例而在此已经说明和描述了具体的实施例，本领域普通技术人员应当理解，更广范围的替换和/或等同实施可以替换示出和描述的具体实施例而不脱离本发明的范围。在化学、机械、机电、电学和计算机领域的技术人员将很容易理解本发明可以在非常广泛的各种实施例中实施。这种应用希望覆盖在此讨论的优选实施例的任何修改和变化。因此，很显然，期望仅由权利要求书和它的等效内容来限定本发明。
权利要求
1.一种存储器的存储装置(10)，包括第一和第二存储器单元(14)，每个具有顶端和底端；第一和第二第一维导体(16)，其中该第一和第二第一维导体基本上是共面并平行且在第一维上延伸，其中该第一第一维导体与该第一存储器单元的底端相交，该第二第一维导体与该第二存储器单元的顶端相交；第一第二维导体(18)，其在第二维上延伸并与该第一存储器单元的顶端相交；第二第二维导体(32，34)，其在该第二维上延伸并与该第二存储器单元的底端相交；以及第一第三维导体，其在第三维上延伸并位于该第一和第二存储器单元之间以便将该第一第二维导体耦合到该第二第二维导体。
2.权利要求1的存储器的存储装置，还包括第一第二维基底导体(36)，其在该第二维上延伸；以及第一选择开关(28，30)，其耦合在该第一第三维导体和该第一第二维基底导体之间，其中该第一选择开关被构成为将来自该第一存储器单元或该第二存储器单元的读出电流传输到该第一第二维基底导体。
3.权利要求2的存储器的存储装置，还包括第三和第四存储器单元，每个具有顶端和底端，其中该第二第一维导体与该第三存储器单元的底端相交；第三第一维导体，其在第一维上延伸，其中该第三第一维导体位于邻接该第二第一维导体并不位于该第一第一维导体和该第二第一维导体之间，其中该第三第一维导体基本上与该第一和第二第一维导体共面并平行于该第一和第二第一维导体，其中该第三第一维导体与该第四存储器单元的顶端相交；第三第二维导体，其在该第二维上延伸，其中该第三第二维导体基本上与该第一第二维导体共面并与该第三存储器单元的顶端相交；第四第二维导体，其在该第二维上延伸，其中该第四第二维导体基本上与该第二第二维导体共面并与该第四存储器单元的底端相交；第二第三维导体，其在第三维上延伸并位于该第三和第四存储器单元之间以便将该第三第二维导体耦合到该第四第二维导体；以及第二选择开关，其耦合在该第二第三维导体和该第一第二维基底导体之间，其中该第二选择开关被构成为将来自该第三存储器单元或该第四存储器单元的读出电流传输到该第一第二维基底导体。
4.权利要求3的存储器的存储装置，其中每个存储器单元包括与控制元件(142)串联的存储元件(141)。
5.权利要求4的存储器的存储装置，其中该存储元件包括隧道结器件。
6.权利要求4的存储器的存储装置，其中该控制元件包括隧道结器件。
7.权利要求4的存储器的存储装置，其中该控制元件包括二极管。
8.权利要求4的存储器的存储装置，其中，编程之前的存储元件被构成为在该存储元件和相应的控制元件上提供读取电压时显示第一电阻值，并且其中，编程之后的存储元件被构成为在该存储元件和相应的控制元件上提供读取电压时显示第二电阻值。
9.权利要求4的存储器的存储装置，其中该存储元件在编程之前被构成为非导电的并在编程之后被构成为导电的。
10.一种制造大容量存储装置(10)的方法，该方法包括形成选择开关(28，30)；形成在第二维上延伸的基底导体(36)，其中该选择开关耦合到该基底导体；形成第二导体段(18)，其在该第二维上延伸；形成具有顶端和底端的第二存储器单元(14)，其中该第二导体段与该第二存储器单元的底端相交；形成第一和第二导体(16)，其中该第一和第二导体基本上共面并平行且在第一维上延伸，其中该第二导体与该第二存储器单元的顶端相交；形成具有顶端和底端的第一存储器单元，其中该第一导体与该第一存储器单元的底端相交；形成第一导体段，其在该第二维上延伸并与该第一存储器单元的顶端相交；以及形成位于该第一和第二存储器单元之间的通孔(32、34)以便将该第一导体段耦合到该第二导体段，其中该选择开关耦合到该通孔，使得该选择开关将来自该第一存储器单元或该第二存储器单元的读出电流传输到该基底导体。
全文摘要
存储器的存储装置(10)包括第一和第二存储器单元(14)，每个存储器单元具有顶端和底端。第一和第二第一维导体(16)基本上共面并平行且在第一维上延伸。第一第一维导体与第一存储器单元的底端相交，第二第一维导体与第二存储器单元的顶端相交。第一第二维导体(18)在第二维上延伸并与第一存储器单元的顶端相交，第二第二维导体在第二维上延伸并与第二存储器单元的底端相交。在第三维上延伸的第一第三维导体(32，34)位于第一和第二存储器单元之间以便将第一第二维导体耦合到第二第二维导体。
文档编号H01L27/112GK1469480SQ0314308
公开日2004年1月21日 申请日期2003年6月23日 优先权日2002年6月21日
发明者A·L·范布罗克林, P·弗里克, A L 范布罗克林, 锟 申请人:惠普公司