专利名称：提高快闪存储器元件中栅极耦合比的制造方法及结构的制作方法
技术领域：
本发明有关一种制造快闪存储器元件的方法及结构；特别是有关于一种制造可提高快闪存储器元件中栅极耦合比及在操作快闪存储器元件时，可施加一较小控制栅极电压的方法及结构。
(2)背景技术非挥发性(Nonvolatile)快闪存储器元件，如可抹除且可编程只读存储器(EPROM)、可电除且可编程只读存储器(EEPROM)或快闪存储器，由于电源关闭后仍具储存数据能力，已被广泛使用及接受成为数据储存元件。
一般来说，一快闪存储器元件除了其具有一堆叠栅极(stacked gate)结构外，它是非常类似于金属氧化物半导体场效晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)。在一快闪存储器元件中，一般以堆叠方式提供两栅极其中之一为储存电荷并由多晶硅所形成的浮置栅极(floating gate)；另一为用来控制信息存取的控制栅极。浮置栅极一般位于控制栅极之下并有一介电层(举例来说，氧化物/氮化物/氧化物绝缘堆叠结构)位于此两栅极之间。浮置栅极因经常处于浮置状态而无需连接至外部电路而得名，而控制栅极则需经常连接至一字元线(word line)。一栅极氧化物(或有时称为隧穿氧化物(tunnel oxide))位于浮置栅极与半导体底材之间。此外，源极(source)及漏极(drain)区被配置于栅极两侧半导体底材之上。
简明地描述一快闪存储器元件的操作如下在一写入作用中，一可控制的高电压施加于控制栅极上，这迫使在p型底材中形成一反转区(inversion region)。当源极接地时，漏极电压增为控制栅极电压的一半，这增加了漏极与源极间的电位降。在反转区存在时，漏极与源极间的电流增加，使得由源极流至漏极的净电子流增加了电子的动能，导致电子获得足够的动能去克服硅与氧化硅间的能量蔽障而汇集在浮置栅极；反之亦然，借着将控制栅极接地并提高源极电压至一相当高的正电压，电子藉此薄层栅极氧化物的隧穿效应由浮置栅极流出至源极，造成浮置栅极被消除。
半导体市场的趋势在制造具较小尺寸，较低操作电压，较低价格及较高速度等特性的元件。一快闪存储器元件的主要特性之一在于浮置栅极与控制栅极间的栅极耦合比，其影响了操作电压及元件速度。一快闪存储器的读写方式借着控制栅极与源极/漏极间的电子转移而实现。
栅极耦合比的定义为浮置栅极的感应电压对控制栅极的施加电压的比率。对一完美耦合而言，此比率等于100％。一般来说，增加栅极耦合比能降低操作电压并同时增加元件速度。一些方法已被用来增加栅极耦合比，其中包括增加浮置栅极与控制栅极间的表面重叠面积，减少浮置栅极与控制栅极间的介电层厚度及增加浮置栅极与控制栅极间介电层的介电常数(k)。
图1A至图1H以剖面显示依先前技术形成一快闪存储器元件的流程。如图1A所示，提供一半导体底材110，此半导体底材上具有数个浅沟渠隔离(ShallowTrench Isolation，STI)结构(图上未示出)。一栅极氧化层111、一第一多晶硅层112及一氮化硅(SiN)层113依序地在底材110上形成。作为浮置栅极的第一多晶硅层112一般以化学气相沉积法所长成。氮化硅层113作为蚀刻第一多晶硅层的蚀刻光罩，一般亦以化学气相沉积法所长成。
如图1B所示，一光阻层114随后于氮化硅层113的上方形成，并藉助传统微影制程完成图刻。光阻层114被用做一蚀刻氮化硅层113的蚀刻光罩。
如图1C所示，在氮化硅层113上完成一蚀刻制程。光阻层114随即在蚀刻作用完成后被剥除(stripped)。
如图1D所示，一氮化硅间隙壁115随后沉积于经图刻的氮化硅层113的表面及侧壁之上。此外，在图1E中，利用氮化硅间隙壁115作为自行对准蚀刻光罩，在第一多晶硅层112上完成蚀刻。在自行对准蚀刻完成后，氮化硅层113及氮化硅间隙壁115被移除，如图1F所示。
如图1G所示，一绝缘堆叠结构116随后利用化学气相沉积法沉积。此绝缘堆叠结构作为浮置栅极与控制栅极间的介电质，有时被称为多晶硅间的介电质。
如图1H所示，一第二多晶硅层117随后沉积并被图刻。第二多晶硅层形成快闪存储器元件的控制栅极。在第二多晶硅层被蚀刻后，于是藉助传统的离子布植法形成漏极及源极(图上未示出)。
在传统技术中，浮置栅极表面积为浮置栅极周长乘以浮置栅极宽度″Lw″。为清楚显示如何计算浮置栅极表面积，将浮置栅极以三维图示出来，如图1I所示。浮置栅极高度312，一般说来为其厚度，举例来说为800埃(Angstroms)。浮置栅极长度314，举例来说为2500埃。浮置栅极宽度313在此指定为″Lw″。因此，浮置栅极有效耦合至一控制栅极的表面积为图中标示为区域311、区域315及区域316面积之和。因此，浮置栅极表面积(对传统技术而言)＝(800+2500+800)×Lw＝4100Lw如以上先前技术所述，作为浮置栅极的第一多晶硅层表面与控制栅极重叠面积有限，导致一栅极耦合比仅有60％。因此，希望提供一种能增加浮置栅极与控制栅极表面重叠面积的制程方法，由此提高栅极耦合比。
(3)发明内容鉴于上述发明背景中，传统的快闪存储器元件所产生的诸多缺点，本发明的主要目的是提供一种形成具有一半导体间隙壁的快闪存储器元件的方法及结构，其特点是增加浮置栅极与控制栅极间的表面重叠面积，进而提高栅极耦合比。
根据本发明的制造具有高栅极耦合比的快闪存储器元件的方法及结构包含以下步骤提供一半导体底材，依序地形成一栅极氧化层、一第一半导体层及一绝缘层在半导体底材上。形成一光阻层于绝缘层的上方，并藉助传统微影制程对光阻层施行图刻并在绝缘层上完成蚀刻之后，藉助化学剥除方法移除光阻层。其次，沉积一半导体间隙壁于整个硅晶片之上使其覆盖于绝缘层的顶端表面和侧壁之上及第一半导体层的暴露表面上。接着，对半导体间隙壁施行一自行对准蚀刻直到绝缘层表面暴露出来并藉助传统的蚀刻制程移除暴露出的绝缘层。然后，沉积一绝缘堆叠结构于第一半导体层及半导体间隙壁的表面并沉积一第二半导体层于绝缘堆叠结构之上。最后，为进一步藉助离子布植法形成漏极及源极，对第二半导体层完成蚀刻。
本发明的目的及诸多优点藉由以下具体实施例的详细说明，并参照附图将趋于明了。
(4)
图1A至图1H以剖面显示一快闪存储器元件的传统制程；图1I以三维图示传统技术的浮置栅极与控制栅极表面耦合区域；图2A至图2I以剖面显示根据本发明一实施例的快闪存储器元件的制程；及图2J以三维图示本发明的浮置栅极与控制栅极表面耦合区域。
(5)具体实施方式
以下对制程与结构的描述并不包括集成电路制造的完整流程。本发明所沿用的现有技术，在此仅作重点式的引用，以助本发明的阐述。而且下述内文中相关图示并未依比例绘制，其作用仅在表现本发明的结构特征。
图2A至图2I以剖面显示根据本发明一实施例的快闪存储器元件的制程。如图2A所示，提供一半导体底材210，例如硅底材，且其上具有数个浅沟渠隔离结构(图上未示出)。一栅极氧化层211、一第一半导体层212，如多晶硅层，及一绝缘层213，如氮化硅层，依序地在半导体底材210上形成。作为浮置栅极的第一半导体层212一般以化学气相沉积法所长成。作为蚀刻第一半导体层212的蚀刻光罩的绝缘层213，一般亦以化学气相沉积法所长成。
如图2B所示，一光阻层220随后于绝缘层213之上形成，并藉传统微影制程施行图刻。
如图2C所示，在绝缘层213上完成一蚀刻制程。光阻层220随即在蚀刻作用完成后被剥除。
如图2D所示，利用经图刻的绝缘层213作为一蚀刻光罩对第一半导体层212完成部分蚀刻，此时并未暴露出栅极氧化层211。此外，在图2E中，半导体间隙壁214，例如多晶硅间隙壁(polysilicon spacer)，沉积在整个半导体底材表面。另一选择是完全蚀刻第一半导体层212直到暴露出部份的栅极氧化层211，然后再沉积半导体间隙壁214于暴露出的栅极氧化层211、第一半导体层212的侧壁与绝缘层213的顶端表面及侧壁上。又一选择是不蚀刻第一半导体层212，然后再沉积半导体间隙壁214于暴露出的第一半导体层212与绝缘层213的顶端表面及侧壁上。此半导体间隙壁214用来增加浮置栅极表面与控制栅极表面的重叠面积以增加快闪存储器元件的栅极耦合比。第一半导体层212及半导体间隙壁214共同形成在本发明中的浮置栅极230。要说明的是，本发明并不限于应用至浮置栅极元件，任何利用半导体间隙壁以增加表面面积者，皆不脱离本发明范围。
如图2F所示，更进一步完成一蚀刻制程将沉积的半导体间隙壁214的顶端部分给蚀刻掉，并将位于其下方的绝缘层213与栅极氧化层211表面暴露出来。在此蚀刻制程中，半导体间隙壁214作为一自行对准蚀刻光罩，换句话说，在此制程中，无须额外的光罩及缩影制程；因此，藉本发明的方法，可简化制程步骤并降低制程价格。在半导体间隙壁214被蚀刻之后，绝缘层213随后藉由传统的蚀刻制程予以去除，如图2G所示。本发明的特征之一在于浮置栅极230的侧壁(side wall)突出(protrude)于其顶部表面(uppersurface)，即浮置栅极230的侧壁高于其顶部表面，这样的形状可增加栅极耦合比。
如图2H所示，一绝缘堆叠结构215，例如氧化物/氮化物/氧化物绝缘堆叠结构(oxide/nitride/oxide stacked structure)，随后利用化学气相沉积法共形地(conformally)沉积于浮置栅极230。
如图2I所示，一第二半导体层216随后沉积并形成快闪存储器元件的控制栅极。在第二半导体层216蚀刻后，漏极及源极(图上未示出)可藉助传统的离子布植法形成。
图2J显示本发明在新的浮置栅极表面的三维图示。该新的浮置栅极长度为长度317(举例来说，在本发明中为1500埃)、长度318及长度319的总合。长度318及长度319为半导体间隙壁底部宽度，举例来说，在本发明中为分别为800埃。因此，本发明与传统技术比较，浮置栅极总长并无增加，仍为2500埃。此点相当重要，因为在一8或12时硅晶片上可制造出相同数量的快闪存储器元件，但是在本发明中浮置栅极耦合至控制栅极的有效表面积已增为传统技术的两倍的多，此点将在以下解释其原因。本发明中新的浮置栅极表面积为图中标示为区域320面积的两倍与区域321面积的两倍及区域322面积的总合。图中与区域320及321相对的另一相同面积区域均未能于图中明示。第一半导体层高度323，举例来说，大约为800埃。突出于区域322表面之上的半导体间隙壁高度大约为1500埃。该新的浮置栅极宽度仍为″Lw″与传统技术并无不同。因此，新的浮置栅极表面积(对本发明而言)＝2×区域320面积+2×区域321面积+区域322面积浮置栅极耦合至控制栅极的有效表面积计算如下新的浮置栅极表面积(对于本发明而言)＞2×(1500+800)×Lw+2×1500×Lw+1500×Lw＝9100Lw现在相当清楚地，多晶硅间层(即绝缘堆叠结构)的电容将增为两倍之多，因为浮置栅极耦合至控制栅极的有效表面积在本发明中已增为两倍之多。因此，栅极耦合比已由传统技术中的60％增为本发明中75％之多。一旦栅极耦合比增加，当元件操作时，可施加一较低电压于控制栅极上。一较低的施加控制栅极电压更进一步导致该多晶硅间的介电质(即绝缘堆叠结构)崩溃的机会减少；因此，依本发明可期望得到较好的元件可靠度。
以上所述仅为本发明的具体实施例，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或替换，均应包含在下述的权利要求所限定的范围内。
权利要求
1.一种制造快闪存储器元件的方法，包括提供一半导体底材；形成一栅极氧化层于该半导体底材上；形成一第一半导体层于该栅极氧化层上；形成一绝缘层于该第一半导体层上；移除部份该绝缘层以暴露出部份该第一半导体层；形成一半导体间隙壁于该暴露出的第一半导体层上与该绝缘层上；移除部份该半导体间隙壁以暴露出该绝缘层；移除该绝缘层以暴露出该第一半导体层，其中该半导体间隙壁突出于该第一半导体层的表面上；形成一绝缘堆叠结构于该第一半导体层与该半导体间隙壁上；及形成一第二半导体层于该绝缘堆叠结构上。
2.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，还包含以该绝缘层为一光罩，移除部份该第一半导体层。
3.如权利要求2所述的制造快闪存储器元件的方法，其特征在于，还包含形成该半导体间隙壁于该第一半导体层的侧壁上。
4.如权利要求2所述的制造快闪存储器元件的方法，其特征在于，上述第一半导体层的部份移除是以蚀刻进行。
5.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，还包含以该绝缘层为一光罩，移除该第一半导体层，以暴露出该栅极氧化层。
6.如权利要求5所述的制造快闪存储器元件的方法，其特征在于，还包含形成该半导体间隙壁于该栅极氧化层上。
7.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的半导体底材是由硅组成。
8.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的半导体间隙壁包含多晶硅。
9.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的第一半导体层包含多晶硅。
10.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的第二半导体层包含多晶硅。
11.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的绝缘层包含氮化硅。
12.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的第一半导体层及该半导体间隙壁共同作为一浮置栅极。
13.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的第二半导体层用以作为一控制栅极。
14.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的栅极氧化层包含二氧化硅。
15.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的绝缘堆叠结构包含一氧化物/氮化物/氧化物堆叠结构。
16.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的半导体间隙壁是于一自行对准蚀刻制程中作为一蚀刻光罩。
17.如权利要求1所述的制造快闪存储器元件的方法，其特征在于，所述的移除部份绝缘层步骤包含形成一光阻层于该绝缘层上；图刻该光阻层；及以该图刻光阻层为一光罩，蚀刻移除部分该绝缘层。
18.一种提高控制栅极对浮置栅极耦合比的快闪存储器元件结构，包括一半导体底材；一于该半导体底材上的栅极氧化层；一于该栅极氧化层上的第一半导体层；一于该第一半导体层的表面上的半导体间隙壁突出；一于该第一半导体层的表面与该半导体间隙壁的表面上的绝缘堆叠结构；及一于该绝缘堆叠结构上的第二半导体层。
19.如权利要求18所述的提高控制栅极对浮置栅极耦合比的快闪存储器元件结构，其特征在于，所述的半导体底材由硅组成。
20.如权利要求18所述的提高控制栅极对浮置栅极耦合比的快闪存储器元件结构，其特征在于，所述的半导体间隙壁与该第一半导体层是用以组成一浮置栅极。
21.如权利要求18所述的提高控制栅极对浮置栅极耦合比的快闪存储器元件结构，其特征在于，所述的第二半导体层是用以作为一控制栅极。
22.如权利要求18所述的提高控制栅极对浮置栅极耦合比的快闪存储器元件结构，其特征在于，所述的绝缘堆叠结构是由一氧化物/氮化物/氧化物堆叠而成。
全文摘要
本发明有关一种提高制造一快闪存储器元件中栅极耦合比(gate coupling ratio，GCR)的方法及结构。本方法包含以下步骤在一提供的半导体底材上依序地形成一栅极氧化层、一第一半导体层及一绝缘层，然后在绝缘层上形成一光阻层并对其图刻。利用一种蚀刻过程来蚀刻绝缘层并随后将光阻层移除。半导体间隙壁随后沉积并作为自行对准(self－aligned)蚀刻光罩。之后，经自行对准蚀刻后，绝缘层被移除并且一绝缘堆叠结构沉积其上。最后，一第二半导体层沉积其上并蚀刻形成控制栅极(control gate)区。
文档编号H01L21/8247GK1595640SQ0315938
公开日2005年3月16日 申请日期2003年9月12日 优先权日2003年9月12日
发明者李文芳, 徐尉伦, 赵崇斌, 林育贤 申请人:联华电子股份有限公司