专利名称：嵌位二极管结构(三)的制作方法
技术领域：
本发明涉及一种适用于半导体集成电路及分离元器件的嵌位二极管结构。
背景技术：
在EEPEOM或者Flash电路中，为了保证有效的檫写次数与保存时间，需要对电压泵的升压值进行精确控制。现有技术中是采用稳压电路来实现，这种做法的问题是该控制电路的面积过大，特别是对于小容量的存储器问题尤为突出。另外，一般的二极管都存在大的随时间特性偏移问题，即其嵌位电压会随使用时间偏移。
发明内容
本发明解决的技术问题是提供一种嵌位二极管结构，它无需追加任何光刻及工艺步骤即可使电压控制电路的面积缩小，减小二极管BV的时间依存性，使BV电压值稳定、均匀，减小生产偏差，工艺上易于实现，成本低。
为解决上述技术问题，本发明嵌位二极管结构是，在Pwell或Nwell中形成扩散区，在N+/Pwell二极管的周围设置可包围该N+/Pwell二极管及隔离氧化区边缘的N阱或在P+/Nwell二极管的周围设置可包围该P+/Nwell二极管及隔离氧化区边缘的P阱，并通过P+/Pwell或埋入型N阱引出所述二极管的另一个端子。
由于采用上述结构，通过阱包围二极管与隔离氧化区边缘，利用阱间的高击穿电压(BV)，来达到隔离有源区与场区边缘击穿的目的。这样可以大大减小甚至可以忽略二极管反向击穿电压的时间依存性，改善反向击穿电压的均匀性及稳定性；解决了普通反向二极管作为器件使用时的时间劣化问题。在普通逻辑工艺中，无需追加任何光刻及工艺步骤的情况下即可实现用二极管取代稳压电路(BGR)，不仅能够满足对电压泵的升压值进行精确控制，更重要的是大大减小了电路面积。
图1是本发明以N+/Pwell实现的嵌位二极管结构示意图；图2是本发明以P+/Nwell实现的嵌位二极管结构示意图。
具体实施例方式
如图1所示，本发明以N+/Pwell实现的嵌位二极管结构是，在Pwell上形成扩散区N+，在N+/Pwell二极管1的周围设置可包围该N+/Pwell二极管1及隔离氧化区2边缘的N阱(Nwell)，并通过P+/Pwell引出所述二极管的另一个端子3。
如图2所示，本发明以Nwell为衬底的嵌位二极管结构是，在Nwell上形成扩散区P+，在P+/Nwell二极管4的周围设置可包围该P+/Nwell二极管4及隔离氧化区2边缘的P阱，并通过埋入型N阱引出所述二极管的另一个端子5。
在实验中发现，普通二极管的反向击穿电压在加持续偏压时，反向击穿电压值(BV)将会发生漂移。这一劣化现象主要发生在有源区与场区的接合部。这一问题成为利用二极管对EEPEOM或者Flash电路电压泵的升压值进行精确控制的关键。本发明通过阱包围二极管与隔离氧化区边缘，利用阱间的高击穿电压(BV)，来达到隔离有源区与场区边缘击穿的目的。本发明具有以下显著优点1)使电压控制部分电路面积显著缩小，二极管设计面积通常为稳压电路面积的1/100以下。2)可以大大减小二极管BV的时间依存性，甚至可以忽略。3)可以使BV电压值稳定、均匀，减小生产偏差。4)在EEPEOM或者Flash电路工艺中非常易于实现。
权利要求
1.一种嵌位二极管结构，在Pwell或Nwell上形成扩散区，其特征在于在N+/Pwell二极管的周围设置可包围该N+/Pwell二极管及隔离氧化区边缘的N阱或在P+/Nwell二极管的周围设置可包围该P+/Nwell二极管及隔离氧化区边缘的P阱，并通过P+/Pwell或埋入型N阱引出所述二极管的另一个端子。
全文摘要
本发明公开了一种嵌位二极管结构，在Pwell或Nwell上形成扩散区，通过阱包围二极管及隔离氧化区边缘，利用阱间的高BV，来达到隔离嵌位二极管的目的。本发明可使电压控制电路的面积缩小，减小二极管BV的时间依存性，可以使BV电压值稳定、均匀，减小生产偏差。工艺上易于实现，成本低。适用于半导体集成电路及分离元器件，在EEPEOM或者Flash电路中可以取代稳压电路(BGR)。
文档编号H01L29/66GK1627537SQ200310109230
公开日2005年6月15日 申请日期2003年12月10日 优先权日2003年12月10日
发明者王楠, 徐向明 申请人:上海华虹Nec电子有限公司