专利名称：半导体器件及其制作方法
技术领域：
本发明涉及到半导体器件及其制作方法，更确切地说是涉及到一种用来制作具有场效应晶体管的半导体器件的有效技术。
背景技术：
作为装在半导体器件中的场效应晶体管，例如称为MISFET(金属-绝缘体-半导体场效应晶体管)的绝缘栅场效应晶体管已是熟知的。由于MISFET具有适合于高集成度使用的特点，通常已用来作为构成集成电路的晶体管。
MISFET的一般结构包含沟道形成区、栅绝缘膜、栅电极、源区和漏区。栅绝缘膜设在半导体衬底主表面上(器件的加工表面，电路的加工表面)的器件制作区中，例如由氧化硅膜制成。栅电极设在半导体衬底主表面器件制作区的栅绝缘膜上，例如由多晶硅膜制成，多晶硅膜掺有杂质以降低电阻值。沟道形成区设在半导体衬底对着栅电极的区域中(就在栅电极下面的区域)。源区和漏区制作成一对半导体区域(杂质扩散区)，设在沿沟道长度方向的沟道形成区两侧，使沟道形成区夹于其间。
在MISFET中，具有氧化硅栅绝缘膜者通常称为MOSFET(金属-氧化物-半导体场效应晶体管)。再者，沟道形成区是形成连接源区和漏区的电流通道(沟道)的区域。而且，电流沿半导体衬底厚度方向(深度方向)流动者称为垂直型，而电流沿半导体衬底的平面方向(表面方向)流动者称为水平型。而且，在源区和漏区之间的沟道形成区中形成电子沟道(导电沟道)者称为n-沟道导电型(简称为n型)，而对形成空穴沟道者称为p-沟道导电型(简称为p型)。而且，对于只有当施加在栅极上的电压高于阈值电压时才有漏极电流流动者称为增强型(或E型，或常闭型)，而对栅极没有施加电压时漏极就有电流流动者称为耗尽型(或D型，或常开型)。
顺便提及，随着集成度的提高和功能增多，MISFET的尺寸也变得越小。为了抑制伴随MISFET更加细小而发生的短沟道效应或热电子，在亚微米代的MISFET中已采用1μm以下栅长的LDD结构，该结构是使沟道形成区在漏区侧的掺杂浓度降低。由于LDD结构可减少漏区向沟道形成区侧的扩散量，并可保证沟道的长度，因而可抑制短沟道效应的发生。而且，由于可减缓在漏区与沟道形成区之间形成的p-n结部分的杂质浓度分布梯度，使该区产生的电场强度减弱，从而可减少热载流子的产生量。
LDD结构的MISFET主要是这样得到的在半导体衬底主表面的栅绝缘膜上制作栅电极，然后向半导体衬底的主表面离子注入杂质，从而制作与栅电极对准的半导体区(扩展区)，再在栅电极侧壁上制作侧壁隔层，然后再向半导体衬底主表面离子注入杂质来制作与侧壁隔层对准的半导体区(接触区)。
另一方面，MISFET的尺寸更加细小，使栅电阻因栅长的减小而增大，使源区电阻、漏区电阻和接触电阻因源区和漏区变浅而增大，成为对高速工作的具有存储和逻辑功能的存储IC(集成电路)、逻辑IC和混合IC改进的障碍。
鉴于上述，为了应对尺寸细小和高速工作，已注意到用难熔金属硅化物膜来降低电阻的技术。具体地说，使用称为硅化技术(硅化物自对准硅化物)的减小电阻技术，对得到混合IC是有效的。
作为与本发明有关的已知文献，提到了下面的专利文件1(日本未审专利公开No.2000-82678)。专利文件1公开了一种离子注入锗(Ge)的技术，用之制作漏电小、浓度高和浅结的源-漏区。
「专利文件1」日本未审专利公开No.2000-82678。
发明内容
近年来，随着电子学设备的尺寸和重量的减小，也要求MISFET更为细小。MISFET细小的一个问题是漏极电流Ids(电流驱动性能)减小。为增大漏极电流Ids，减小扩展区的电阻是有效的。为减小扩展区的电阻，必须对半导体衬底主表面的极浅区域注入极高浓度的杂质。
然而，在现有技术中，为了减小电阻，即使离子注入大量的杂质如砷(As)、磷(P)、硼(B)、二氟化硼(BF2)等，由于硅(Si)晶体中注入杂质的激活率低，尤其是，浅离子注入也会产生自溅射等原因，甚至在注入得比预定量更大时，杂质也不能进入Si晶体，而使扩展区电阻的减小没有多少改善。
对于向Si晶体离子注入杂质来制作半导体区，再在半导体区上制作难熔金属膜，然后热处理使Si与难熔金属起反应而在半导体区上生成硅化物层的情形，已证实，在硅化工序中不活泼的杂质(未与硅起反应)会因杂质浓度的增高而妨碍硅化。
另一方面，已经知道在MISFET中漏极电流Ids的改变依赖于施加在沟道形成区上的应力方向。
具体说来，对于施加在沟道形成区上的应力方向与漏极电流的流动方向(沟道长度方向)一致时，已知道(1)在n型MISFET中漏极电流因压应力而减小，因张应力而增大，并且(2)在p型MISFET中漏极电流因压应力而增大，因张应力而减小。
作为对MISFET沟道形成区施加应力的方法，有一种方法，例如，是利用制作在半导体衬底上的层间绝缘膜的膜应力。然而，对于在半导体衬底上制作层间绝缘膜的情形，在一般的CMIS(互补MIS)工艺中，由于在n型MISFET和p型MISFET上使用同样的材料，在一个同样的芯片上施加在MISFET沟道形成区上的应力基本相同。即，在n型MISFET中因膜应力而要使漏极电流增大时，在p型MISFET中漏极电流则减小，而当p型MISFET中漏极电流要增大时，n型MISFET中的漏极电流则减小。
本发明拟提供一种技术，能增加场效应晶体管的漏极电流Ids(改善电流驱动性能)。
本发明拟提供一种技术，能增大n型场效应晶体管和p型场效应晶体管的漏极电流Ids(改善电流驱动性能)。
本发明的前述和其它目的与新特点将因参考本发明的描述和附图而变得更为明显。
在本申请书中公开的本发明中，对典型的发明概况简要说明如下。
(1)一种有场效应晶体管的半导体器件制作方法包括以下步骤在作为半导体衬底的硅层主表面的栅绝缘膜上制作栅电极；从硅层主表面向其内部离子注入杂质来制作与栅电极对准的半导体区；还有离子注入IV族元素(例如，Ge)，其注入深度浅于在制作栅电极的步骤之后，从硅层主表面向其内部注入杂质来制作半导体区时的注入深度。
(2)根据上述(1)的制作方法还包括，在制作半导体区后，用热处理来激活在制作半导体区的步骤中离子注入杂质的步骤。
(3)一种有场效应晶体管的半导体器件制作方法包括以下步骤(a)在作为半导体衬底的硅层主表面的栅绝缘膜上制作栅电极；(b)在步骤(a)后对半导体衬底的主表面离子注入IV族元素(例如，Ge)；(c)在步骤(b)后对硅层主表面离子注入杂质来制作与栅电极对准的第一半导体区；(d)在步骤(c)后在栅电极侧壁上制作侧壁隔层；以及(e)在步骤(d)后对硅层主表面离子注入杂质来制作与侧壁隔层对准的第二半导体区，其中离子注入IV族元素的深度要浅于步骤(c)中离子注入杂质的深度。
(4)根据上述(3)的制作方法还包括，在步骤(c)后用热处理使步骤(c)注入的离化杂质激活的步骤。
(5)一种制作半导体器件的方法，该器件在第一区中制作有n沟道导电型场效应晶体管，在与作为半导体衬底的硅层主表面第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤在硅层主表面第一区的栅绝缘膜上制作第一栅电极，并在硅层主表面第二区的栅绝缘膜上制作第二栅电极；在选择掩蔽硅层主表面第二区的状况下，对硅层主表面的第一区离子注入第一种杂质，来制作与第一栅电极对准的第一半导体区；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第二种杂质，来制作与第二栅电极对准的第二半导体区；在第一和第二栅电极的侧壁上分别制作侧壁隔层；在选择掩蔽硅层主表面第二区的情况下，对硅层主表面的第一区离子注入第三杂质，来制作第三半导体区，该区与第一半导体区导电类型相同，并与第一栅电极侧壁上的侧壁隔层对准；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第四杂质，来制作第四半导体区，该区与第二半导体区导电类型相同，并与第二栅电极侧壁上的侧壁隔层对准；还有在制作第一和第二栅电极的步骤之后，和在制作第一和第二半导体区之前，对硅层主表面的第一和第二区离子注入IV族元素(例如，Ge)，其注入深度浅于在制作第一和第二半导体区的步骤中分别注入杂质的深度。
(6)根据上述(5)的制作方法还包括，在制作第一和第二半导体区后用热处理来激活在制作第一和第二半导体区的步骤中离子注入的第一和第二种杂质的步骤。
(7)一种有场效应晶体管的半导体器件制作方法包括以下步骤在作为半导体衬底的硅层主表面的栅绝缘膜上制作栅电极；从硅层主表面向其内部离子注入杂质来制作与栅电极对准的第一半导体区；在栅电极侧壁上制作侧壁隔层；从硅层主表面向其内部离子注入杂质来制作与侧壁隔层对准的第二半导体区；在第二半导体区上制作难熔金属膜，然后进行热处理，使第二半导体区的硅与难熔金属膜的金属起反应来在第二半导体区上制作金属半导体反应层；还有离子注入IV族元素(例如，Ge)，其注入深度浅于在制作栅电极的步骤之后和制作第一半导体区的步骤之前，在制作第一半导体区的步骤中从硅层主表面向其内部注入杂质的深度。
(8)根据上述(7)的半导体器件制作方法还包括，在制作第一半导体区的步骤之后和制作难熔金属膜的步骤之前，用热处理来激活在制作第一和第二半导体区的步骤中分别离子注入杂质的步骤。
(9)一种制作半导体器件的方法，该器件在硅层主表面的第一区中制作有n沟道导电型场效应晶体管，在与硅层主表面第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤制作具有张应力的绝缘膜(例如，氮化硅膜)，使之覆盖第一栅电极和第二栅电极，第一和第二栅电极分别制作在硅层主表面的第一区和第二区上；对绝缘膜进行各向异性腐蚀来制作第一栅电极侧壁上的第一侧壁隔层和第二栅电极侧壁上的第二侧壁隔层；以及在掩蔽硅层主表面第一区的状况下，对第二侧壁隔层离子注入IV族元素(例如，Ge)来破坏其结晶性。
(10)一种制作半导体器件的方法，该器件在作为半导体衬底的硅层主表面第一区中制作有n沟道导电型场效应晶体管，而在与硅层主表面第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤制作具有压应力的绝缘膜(例如，氮化硅膜)，使之覆盖第一栅电极和第二栅电极，第一和第二栅电极分别制作在硅层主表面的第一区和第二区上；对绝缘膜进行各向异性腐蚀来制作第一栅电极侧壁上的第一侧壁隔层和第二栅电极侧壁上的第二侧壁隔层；以及在掩蔽硅层主表面第二区的情况下，对第一侧壁隔层离子注入IV族元素(例如，Ge)来破坏其结晶性。
(11)一种制作半导体器件的方法，该器件在作为半导体衬底的硅层主表面的第一区中制作有n沟道导电型场效应晶体管，在与硅层主表面第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤在硅层主表面第一区的栅绝缘膜上制作第一栅电极，而在硅层主表面第二区的栅绝缘膜上制作第二栅电极；在选择掩蔽硅层主表面第二区的情况下，对硅层主表面的第一区离子注入第一种杂质，来制作与第一栅电极对准的第一半导体区；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第二种杂质，来制作与第二栅电极对准的第二半导体区；制作具有张应力的绝缘膜(例如，氮化硅膜)，使之覆盖第一栅电极和第二栅电极，然后对绝缘膜进行各向异性腐蚀来制作第一栅电极侧壁上的第一侧壁隔层和第二栅电极侧壁上的第二侧壁隔层；在选择掩蔽硅层主表面第二区的情况下，对硅层主表面的第一区离子注入第三种杂质，来制作第三半导体区，该区与第一半导体区导电类型相同，并与第一侧壁隔层对准；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第四种杂质，来制作第四半导体区，该区与第二半导体区导电类型相同，并与第二侧壁隔层对准；在制作第一和第二栅电极的步骤之后和制作第一和第二半导体区的步骤之前，对硅层主表面的第一和第二区离子注入第一种IV族元素(例如，Ge)，其注入深度浅于在制作第一和第二半导体区的步骤中分别注入杂质的深度；以及在掩蔽硅层主表面第一区的情况下，对第二侧壁隔层离子注入第二种IV族元素(例如，Ge)，来破坏其结晶性。
(12)一种制作半导体器件的方法，该器件在作为半导体衬底的硅层主表面的第一区中制作有n沟道导电型场效应晶体管，在与硅层主表面第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤在硅层主表面第一区的栅绝缘膜上制作第一栅电极，而在硅层主表面第二区的栅绝缘膜上制作第二栅电极；在选择掩蔽硅层主表面第二区的情况下，对硅层主表面的第一区离子注入第一种杂质，来制作与第一栅电极对准的第一半导体区；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第二种杂质，来制作与第二栅电极对准的第二半导体区；制作具有压应力的绝缘膜(例如，氮化硅膜)，使之覆盖第一栅电极和第二栅电极，然后对绝缘膜进行各向异性腐蚀来制作第一栅电极侧壁上的第一侧壁隔层和第二栅电极侧壁上的第二侧壁隔层；在选择掩蔽硅层主表面第二区的情况下，对硅层主表面的第一区离子注入第三种杂质，来制作第三半导体区，该区与第一半导体区导电类型相同，并与第一侧壁隔层对准；在选择掩蔽硅层主表面第一区的情况下，对硅层主表面的第二区离子注入第四种杂质，来制作第四半导体区，该区与第二半导体区导电类型相同，并与第二侧壁隔层对准；还有在制作第一和第二栅电极的步骤之后和制作第一和第二半导体区的步骤之前，对硅层主表面的第一和第二区离子注入第一种IV族元素(例如，Ge)，其注入深度浅于在制作第一和第二半导体区的步骤中分别注入杂质的深度；在掩蔽硅层主表面第二区的情况下，对第一侧壁隔层离子注入第二种IV族元素(例如，Ge)，来破坏第一侧壁隔层结晶性。
(13)一种有场效应晶体管的半导体器件制作方法包括以下步骤在半导体衬底的主表面上制作半导体膜；离子注入杂质来减小半导体膜的电阻值；对半导体膜刻图形来制作栅电极；还有离子注入与半导体膜同族的元素。
(14)根据上述(13)的半导体器件制作方法还包括，在离子注入杂质的步骤之后用热处理来激活杂质的步骤，其中离子注入与半导体膜同族元素的步骤是在用热处理激活杂质的步骤之前进行的。
(15)根据上述(13)的半导体器件制作方法还包括，在离子注入杂质的步骤之后用热处理来激活杂质的步骤，其中离子注入与半导体膜同族元素的步骤是在离子注入杂质的步骤之前进行的。
(16)根据上述(13)的半导体器件制作方法，半导体膜为硅膜，此元素为Ge离子。
(17)一种制作半导体器件的方法，该器件在半导体衬底主表面的第一区中制作有n沟道导电型场效应晶体管，在与第一区不同的第二区中制作有p沟道导电型场效应晶体管。此方法包括以下步骤在半导体衬底主表面的第一和第二区上制作半导体膜；离子注入杂质来减小半导体膜的电阻值；对半导体膜刻图形来分别对半导体衬底主表面的第一和第二区制作栅电极；用热处理来激活杂质；还有在制作半导体膜的步骤之后和用热处理激活杂质的步骤之前，对半导体膜离子注入与半导体膜同族的元素。
(18)一种有场效应晶体管的半导体器件制作方法包括以下步骤在半导体衬底主表面的栅绝缘膜上制作栅电极；从半导体衬底主表面向其内部离子注入杂质来制作与栅电极对准的半导体区；从半导体衬底主表面向其内部离子注入与半导体衬底同族的元素，其注入深度浅于在制作栅电极的步骤之后在制作第一半导体区的步骤中注入杂质的深度；在离子注入同族元素的步骤和制作半导体区的步骤之后，对半导体衬底进行清洗，其中清洗步骤是用硫酸水溶液、稀释氢氟酸和盐酸水溶液进行的。
(19)根据上述(18)的半导体器件制作方法还包括，在离子注入同族元素和制作半导体区的步骤之后，对在制作半导体区的步骤中离子注入的杂质进行热处理使杂质激活的步骤，其中清洗步骤是在热处理激活杂质后进行的。
下面简要地描述由本说明书公开的典型实例所得的优良效果。
根据本发明，场效应晶体管的漏极电流Ids可增大(电流驱动性能可改善)。
而且，在n沟道导电型场效应晶体管和p沟道导电型场效应晶体管中漏极电流都可增大。
而且，n沟道导电型场效应晶体管和p沟道导电型场效应晶体管的栅极电阻可减小。
图1为表示装在本发明实施方式1的半导体器件中的互补MISFET示意结构的剖面图；图2为表示本发明实施方式1的半导体器件制作步骤的示意剖面图；图3为表示图2之后的半导体器件制作步骤的示意剖面图；
图4为表示图3之后的半导体器件制作步骤的示意剖面图；图5为表示图4之后的半导体器件制作步骤的示意剖面图；图6为表示图5之后的半导体器件制作步骤的示意剖面图；图7为表示图6之后的半导体器件制作步骤的示意剖面图；图8为表示图7之后的半导体器件制作步骤的示意剖面图；图9为表示图8之后的半导体器件制作步骤的示意剖面图；图10为表示图9之后的半导体器件制作步骤的示意剖面图；图11为表示图10之后的半导体器件制作步骤的示意剖面图；图12为表示图11之后的半导体器件制作步骤的示意剖面图；图13为表示图12之后的半导体器件制作步骤的示意剖面图；图14为表示图13之后的半导体器件制作步骤的示意剖面图；图15表示在预注入Ge时的As分布图和未预注入Ge时的As分布图。
图16表示在预注入Ge时的BF2分布图和未预注入Ge时的BF2分布图。
图17表示在预注入Ge时的B分布图和未预注入Ge时的B分布图。
图18为表示本发明实施方式1修改的半导体器件制作步骤的示意剖面图；图19为表示图18之后的半导体器件制作步骤的示意剖面图；图20为表示图19之后的半导体器件制作步骤的示意剖面图；图21为表示图20之后的半导体器件制作步骤的示意剖面图；图22为表示本发明实施方式2的半导体器件制作步骤的示意剖面图；图23为表示图22之后的半导体器件制作步骤的示意剖面图；图24为表示图23之后的半导体器件制作步骤的示意剖面图；图25为表示本发明实施方式3的半导体器件的示意结构图，其中图25(a)为互补MISFET的示意剖面图，图25(b)为选用MISFET的存储单元示意剖面图；
图26为装在本发明实施方式3的半导体器件中的存储单元等效电路图；图27为表示本发明实施方式3的半导体器件制作步骤的示意剖面图；图28为表示装在本发明实施方式4的半导体器件中的互补MISFET示意结构的剖面图；图29为表示本发明实施方式4的半导体器件制作步骤的示意剖面图；图30为表示图29之后的半导体器件制作步骤的示意剖面图；图31为表示图30之后的半导体器件制作步骤的示意剖面图；图32为表示图31之后的半导体器件制作步骤的示意剖面图；图33为表示图32之后的半导体器件制作步骤的示意剖面图；图34为表示本发明实施方式5的半导体器件制作步骤的示意剖面图；图35为表示图34之后的半导体器件制作步骤的示意剖面图；图36为表示图35之后的半导体器件制作步骤的示意剖面图；图37为表示图36之后的半导体器件制作步骤的示意剖面图；图38为表示图37之后的半导体器件制作步骤的示意剖面图；图39为表示本发明实施方式6的半导体器件制作步骤的示意剖面图；图40为表示图39之后的半导体器件制作步骤的示意剖面图；图41为表示图40之后的半导体器件制作步骤的示意剖面图；图42为表示图41之后的半导体器件制作步骤的示意剖面图；图43为表示图42之后的半导体器件制作步骤的示意剖面图；图44为表示本发明实施方式7的半导体器件制作步骤的示意剖面图；图45为表示图44之后的半导体器件制作步骤的示意剖面图；图46为表示图45之后的半导体器件制作步骤的示意剖面图；图47为表示图46之后的半导体器件制作步骤的示意剖面图；
图48为表示图47之后的半导体器件制作步骤的示意剖面图；具体实施方式
下面将参照附图通过优选的实施方式来具体地描述本发明。通过这些图来说明本发明的优选实施方式，具有同样功能的部件由同样的参考数字来表示，重复的描述将被省去。
(实施方式1)实施方式1描述了将本发明用于有互补MISFET的半导体器件的实例。
图1为表示装在实施方式1的半导体器件中的互补MISFET示意结构的剖面图。在图1中，左边表示n型MISFET，而右边表示p型MISFET。
如图1所示，实施方式1的半导体器件主要包含作为半导体衬底(作为半导体衬底的硅层)1的，例如，p型单晶硅衬底。
在硅衬底1的主表面(器件制作表面或电路制作表面)上有器件制作区1n和1p，由器件隔离区2彼此隔离，在器件制作区1n中制作有p型阱区4和n型MISFET，而在器件制作区1p中制作有n型阱区3和p型MISFET。器件隔离区2，例如，由浅沟槽隔离(SGI)区构成。浅沟槽隔离区是先在硅衬底1的主表面中制作浅沟槽，然后在浅沟槽内埋入绝缘膜(例如，氧化硅膜)而成的。此实施方式的每个n型MISFET和p型MISFET都具有水平结构，其中的漏极电流是沿硅衬底1的平面方向流动的。
每个n型MISFET和p型MISFET结构主要包含沟道形成区、栅绝缘膜5、栅电极6、以及源区和漏区。栅绝缘膜5设在硅衬底1的主表面上，栅电极6设在硅衬底1主表面的栅绝缘膜5上，而沟道形成区就设在栅电极6下面的硅衬底1的表面层中。源区和漏区沿沟道长度方向设在沟道形成区两侧，使沟道形成区夹于其间。
n型MISFET的源区和漏区，有一种结构包含一对n型半导体区8作为扩展区，和一对n型半导体区12作为接触区。n型半导体区8制作得与栅电极6对准，而n型半导体区12制作得与设在栅电极6侧壁上的侧壁隔层11对准。
p型MISFET的源区和漏区，有一种结构包含一对p型半导体区9作为扩展区，和一对p型半导体区13作为接触区。p型半导体区9制作得与栅电极6对准，而p型半导体区13制作得与设在栅电极6侧壁上的侧壁隔层11对准。
在n型MISFET和p型MISFET中，在栅电极6、n型半导体区12和p型半导体区13的各个表面上制作由金属与半导体反应而成的硅化物层(15，16)，以减小电阻。硅化物层15和16用，例如，硅化技术(自对准硅化物)制作得与侧壁隔层11对准。即，此实施方式的每个n型和p型MISFET都有硅化物结构。
在硅衬底1的主表面上设有层间绝缘膜17，例如，氧化硅膜，使之覆盖n型和p型MISFET。
在n型半导体区12和p型半导体区13上制作源-漏接触孔，此开孔从层间绝缘膜17表面达到硅化物层15。导电柱塞19被埋入源-漏开孔中。n型和p型半导体区(12，13)经硅化物层15和导电柱塞19与在层间绝缘膜17上延伸的引线20电连接。
虽然没有说明，在n型和p型MISFET栅电极6上也制作了从层间绝缘膜17达到硅化物层16的栅接触孔，且有导电柱塞19埋入栅接触孔中。栅电极6经硅化物层16及栅接触孔中的导电柱塞19与在层间绝缘膜17上延伸的引线20电连接。
从硅衬底1的主表面向其内部离子注入，例如，砷(As)作为杂质来制作作为n型MISFET扩展区的n型半导体区8。用离子注入从硅衬底1的主表面向n型半导体区8中掺入IV族元素，例如锗(Ge)。Ge的浓度分布峰值距硅衬底1的主表面比As的杂质浓度分布峰值要浅。也可在制作作为n型MISFET的扩展区8的步骤之前，在器件制作区1n中进行离子注入Ge，后面将具体描述，其注入深度浅于在制作n型半导体区8的步骤中注入杂质(例如，As)的深度。
从硅衬底1的主表面向其内部离子注入，例如，二氟化硼(BF2)作为杂质来制作作为p型MISFET扩展区的p型半导体区9。用离子注入从硅衬底1的主表面向p型半导体区9中掺部入IV族元素，例如锗(Ge)。Ge的浓度分布峰值距硅衬底1的主表面比Ar的杂质浓度分布峰值要浅。也可在制作作为p型MISFET的扩展区9的步骤之前，在器件制作区1p中进行离子注入Ge，后面将具体描述，其注入深度浅于在制作p型半导体区9的步骤中注入杂质(例如，BF2)的深度。
在此实施方式1中，对器件制作区1n和1p的Ge离子注入是在一个同样的步骤中进行的。
然后，参照图2-图14来描述制作实施方式1的半导体器件。图2-图14为表示半导体器件制作步骤的示意剖面图。
首先，提供硅衬底1，它包括电阻率为10Ωcm的单晶硅，然后如图2所示，在硅衬底1主表面的器件制作区1n和器件制作区1p中分别选择制作p型阱区4和n型阱区3。
然后，如图2所示，制作浅隔离区作为器件隔离区2来隔离硅衬底1主表面的器件制作区1n和1p。此浅沟槽隔离区是这样制作的在硅衬底1主表面上制作浅沟槽(约300μm的沟槽)，再用化学汽相沉积(CVD)法在硅衬底1主表面上制作绝缘膜，例如，氧化硅膜，然后用CMP(化学机械抛光)法打平表面，使在浅沟槽内选择留下绝缘膜。接着，清洗硅衬底1的表面，以除去沉积在硅衬底1表面包括器件制作区1n和1p上的有害物和污染物如磨料浆粒。
然后，对硅衬底1主表面的器件制作区1n和1p热处理来制作栅绝缘膜，例如，2-3nm厚的氧化硅膜，并在硅衬底1主表面的整个表面上制作，例如，厚150-200nm的多晶硅膜，再对多晶硅膜刻图形来制作栅电极6，如图3所示。在淀积期间或之后对多晶硅掺入杂质以减小电阻值。
然后，在制作n型和p型MISFET扩展区的步骤之前，从硅衬底1的主表面向器件制作区1n和1p内部，具体地说，是向p型阱区4和n型阱区3没有制作栅电极6的部分内，离子注入IV族元素，例如，Ge(锗)。Ge的离子注入在硅衬底1主表面的器件制作区1n和1p中形成与栅电极6对准的非晶层7。
Ge离子注入的深度浅于在制作n型和p型MISFET扩展区的步骤中杂质离子注入的深度。在此实施方式中，Ge的离子注入是在这样的条件下进行的，例如，加速能量3Kev，剂量5×1014-2×1015原子/cm2。
然后，如图5所示，用掩模M1选择覆盖硅衬底1主表面的器件制作区1p，从硅衬底1的主表面向器件制作区1n内部，具体地说，是向p型阱区4没有制作栅电极6的部分内，离子注入杂质，例如，As(砷)。由As的离子注入，在硅衬底1主表面的器件制作区1n中制作了一对与栅电极6对准的n型半导体区(扩展区)8。在此实施方式中，As的离子注入是在这样的条件下进行的，例如，加速能量1-3Kev，剂量1×1014-2×1015原子/cm2。在此情形下，As离子注入的加速能量优选地等于或高于Ge。由于As的分子量大致与Ge相等，所以As的注入深度比Ge深。至于掩模M1，例如，可使用光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M1后，用图6所示的掩模M2选择覆盖硅衬底1主表面的器件制作区1n，从硅衬底1的主表面向器件制作区1p内部，具体地说，是向n型阱区3没有制作栅电极6的部分内，离子注入杂质，例如，BF2(二氟化硼)。由BF2的离子注入，在硅衬底1主表面的器件制作区1p中制作了一对与栅电极6对准的p型半导体区(扩展区)9。在此实施方式中，BF2的离子注入是在这样的条件下进行的，例如，加速能量1-3Kev，剂量1×1014-2×1015原子/cm2。用BF2作为制作p型半导体区9的手段，是因为BF2的分子量比B大，且扩散系数较小。如果使用B，由于在后面所述激活杂质的热处理中，B在半导体衬底的横向和深度方向过度的扩散，不能保证平面的均匀性，结果，与使用BF2的情形相比，更难得到本发明要得到的极浅的结。即，在此实施方式中，要使用比B分子量大的杂质来得到极浅的结。至于掩模M2，例如，可使用光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M2后，在图8所示的栅电极6侧壁上制作侧壁隔层11，其栅长方向的膜厚，例如，为50-70nm。此侧壁隔层11，如图7所示，是用CVD法在整个硅衬底1的主表面上制作绝缘膜10，例如，氧化硅膜，再对绝缘膜10进行各向异性腐蚀如RIE(反应离子刻蚀)而成的。侧壁隔层11制作得与栅电极6对准。
然后，如图9所示，用掩模M3选择覆盖硅衬底1主表面的器件制作区1p，从硅衬底1的主表面向器件制作区1n内部，具体地说，是向p型阱区4没有制作栅电极6的部分内，离子注入杂质，例如，As。由As的离子注入，在硅衬底1的器件制作区1n中制作了一对与侧壁隔层11对准的n型半导体区(接触区)12。在此实施方式中，As的离子注入是在这样的条件下进行的，例如，加速能量20-45Kev，剂量2-4×1015原子/cm2。至于掩模M3，例如，可使用光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M3后，如图10所示，用掩模M4选择覆盖硅衬底1主表面的器件制作区1n，从硅衬底1的主表面向器件制作区1p内部，具体地说，是向n型阱区3没有制作栅电极6的部分内，离子注入杂质，例如，BF2(二氟化硼)。由BF2的离子注入，在硅衬底1的器件制作区1p中制作了一对与侧壁隔层11对准的p型半导体区(接触区)13。在此实施方式中，BF2的离子注入是在这样的条件下进行的，例如，加速能量20-50Kev，剂量2-4×1015原子/cm2。至于掩模M4，例如，可使用光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M4后，用热处理激活在制作n型半导体区8、p型半导体区9、n型半导体区12和p型半导体区13各步骤中的杂质(As，BF2)。热处理是用有极高升降温速率的薄片型退火设备，通常称为脉冲退火设备，在温度为1000℃加热1秒钟的条件下进行的。
在此步骤中，由Ge的离子注入在硅衬底(硅层)中制作的非晶部分(非晶层7)恢复为原来的单晶。而且，由杂质(As，BF2)的离子注入在硅衬底(硅层)中制作的非晶部分(非晶层8，9，12，13)也从非晶态恢复为原来的单晶，如图11所示。
而且，在此步骤中，由于与硅衬底(硅层)同属IV族的Ge，是在制作栅电极6的步骤之后和制作半导体区(8、9、12、13)的步骤之前，预注入至硅衬底1主表面的器件制作区1n和1p中的，其注入深度浅于在制作半导体区(8、9、12、13)的步骤中杂质(As，BF2)的注入深度，这就形成了Si-Ge-X(XAs，BF2)键，使硅衬底(硅层)中杂质的激活得到改善，并且比只有Si-X键的情形(未与Si成键的未反应杂质量减少)增加了对导电有贡献的杂质浓度。结果，由于n型和p型MISFET扩展区(半导体区8、9)电阻，确切地说，表面电阻的降低，n型和p型MISFET的漏极电流Ids可增大(电流驱动性能可改善)。
而且，Ge也注入n型和p型MISFET的接触区(半导体区12、13)中。因此，由于硅衬底(硅层)中杂质激活得到改善，接触区的杂质激活也同样得到改善，对导电有贡献的杂质浓度也会增加(未与Si成键的未反应杂质量减少)，接触区的电阻，确切地说，表面电阻降低。
对于Ge的注入深度深于在制作扩展区(半导体区8、9)的步骤中杂质(As，BF2)的注入深度时，由于在制作扩展区的步骤中离子注入的杂质因Ge离子注入引起的晶体缺陷效应而容易扩散，使扩展区(半导体区8、9)的结深增大。因此，如同此实施方式那样，由于使Ge离子注入的深度浅于在制作扩展区的步骤中杂质注入的深度，就可抑制在制作扩展区的步骤中离子注入杂质的扩散，从而可制成浅结深低电阻的扩展区。
而且，对于在制作扩展区(半导体区8，9)的步骤中离子注入杂质之后才离子注入Ge的情形，在制作扩展区的步骤中杂质是离子注入单晶的。在单晶中原子是规则排列的，由于发生杂质深入原子排列间隙的沟道现象而使扩展区的结深增大。另一方面，在非晶层中原子是不规则排列的，沟道现象较少发生。因此，在制作栅电极6的步骤之后和制作扩展区的步骤之前，从硅衬底(硅层)主表面向其内部离子注入Ge，可制成浅结深低电阻的扩展区。
然后，在除去栅电极6和半导体区(12、13)的自生氧化物膜等露出表面后，在硅衬底1的整个主表面，包括其图12所示的表面上淀积，例如，钴(Co)膜14作为难熔金属膜，接着进行热处理，使半导体区(12、13)的硅(Si)和栅电极6的Si与施加在半导体区(12、13)和栅电极6上的钴膜14的Co起反应，生成硅化物(CoSi)层15和16作为半导体区(12、13)和栅电极6表面的金属半导体反应层，如图13所示。硅化物层15和16制作成与侧壁隔层11对准。
然后，虽然半导体区(12、13)上的硅化物层15是由硅衬底的Si与半导体区(12、13)中钴膜14的Co热反应而成的，当半导体区(12、13)表面上的杂质激活不充分时，由于未与硅衬底的Si成键的未反应杂质量增多，硅化反应受未反应杂质和CoSi凝结部分的影响而受到阻碍，使得电阻高于欲制作的硅化物层15。设置硅化物层15是为了抑制因MISFET的变小而引起的源-漏电阻的增大。因此，当因未反应杂质的影响而形成CoSi的凝结部分时，就使因MISFET的变小而引起的源-漏电阻增大的抑制效果减弱。
与之对照的是，由于在此实施方式中半导体区(12、13)的表面是由离子注入Ge而形成的Si-Ge-X(XAs，BF2)键激活的，并且由于未与Si成键的未反应杂质量减少，故可抑制硅化反应中CoSi的凝结。
然后，如图14所示，选择除去生成硅化物层(15、16)的区域之外的未反应钴膜14，再进行热处理来激活硅化物层(15、16)。
然后，用CVD工艺在硅衬底1的整个主表面上，包括在n型和p型MISFET区域上，淀积层间绝缘膜17，例如，氧化硅膜，再用CMP工艺打平层间绝缘膜17表面。
然后，制作从层间绝缘膜17表面达到硅化物层15表面的源-漏极接触孔，和从层间绝缘膜17表面达到硅化物层16表面的栅极接触孔，接着，在源-漏极接触孔和栅极接触孔中埋入导电材料如金属来制作导电柱塞19，再在层间绝缘膜17上制作引线20来得到图1所示的结构。
图15为表示在预注入Ge和未预注入Ge的情形下，扩展区中As杂质的浓度分布图。
图16为表示在预注入Ge和未预注入Ge的情形下，扩展区中BF2杂质的浓度分布图。
在图15和图16中，对于预注入Ge的情形，杂质浓度分布是用一些样品来确定的，这些样品是先在与此实施方式1相同的条件下进行Ge的离子注入和制作扩展区的杂质离子注入，再进行热处理来激活杂质而制备的。对于未预注入Ge的情形，杂质浓度分布也是用一些样品来确定的，这些样品是与在此实施方式1相同的条件下进行制作扩展区的杂质离子注入，再进行热处理来激活杂质而制备的。
如图15所示，预离子注入Ge时扩展区表面的As浓度比未预离子注入Ge时高。而且，在1018原子/cm3下预离子注入Ge时的As分布深度浅于未预离子注入Ge时。
如图16所示，预离子注入Ge时扩展区表面的BF2浓度比未预离子注入Ge时高。而且，在1018原子/cm3下预离子注入Ge时的BF2分布深度浅于未预离子注入Ge时。
如上所述，由于在制作栅电极6的步骤之后和制作n型和p型MISFET扩展区(8、9)的步骤之前，在硅衬底1主表面的器件制作区1n和1p中离子注入IV族元素Ge，其注入深度浅于在制作n型和p型MISFET扩展区的步骤中分别注入杂质(As、BF2)的深度，n型和p型MISFET的漏极电流Ids可增大(电流驱动性能可改善)。在实施方式1中，与未预离子注入Ge的情形相比，n型和p型MISFET的漏极电流都可增大5％。
如上所述，根据实施方式1，由于n型和p型MISFET的扩展区都可制作成低电阻和浅结深，所以使n型和p型MISFET的漏极电流Ids都可增大(电流驱动性能可改善)。
而且，由于n型和p型MISFET的接触区(半导体区12、13)是被由于Ge离子注入而形成的Si-Ge-X(XAs、BF2)键激活的，且减少了未与Si成键的未反应杂质量，使硅化反应中CoSi的凝结可被抑制。
在实施方式1中，虽然描述了将本发明用于有互补MISFET的半导体器件，但本发明也可用于只有一种n型或p型MISFET的半导体器件。
而且，在实施方式1中，虽然描述了用Ge作为与硅衬底同族的IV族元素的情形，也可使用其它元素，只要是与硅衬底同为IV族元素者即可。
而且，在实施方式1中，虽然描述了在制作n型和p型MISFET扩展区的步骤中，以及在制作其接触区的步骤中进行杂质的离子注入之后，施加热处理来激活杂质的情形，但热处理激活杂质也可在制作n型和p型MISFET扩展区的步骤之后和在制作n型和p型MISFET接触区的步骤之前来进行，而且，还可在制作n型和p型MISFET接触区的步骤之后来进行。
然而，在此情形中，由于扩展区的结深增大，激活杂质的热处理如同实施方式1那样只进行一次是优选的。
而且，在实施方式1中，描述了用BF2作为杂质来制作p型MISFET扩展区的情形，用离子注入硼(B)来制作p型MISFET扩展区也可得到同样的效果。
图17为表示在预注入Ge和未预注入Ge的情形下，扩展区中B杂质浓度的分布图。图17所示的B杂质浓度分布是用样品来确定的，该样品是在与图18所示BF2杂质分布的样品同样的注入条件下制备的。如图17所示，扩展区表面的B浓度在预离子注入Ge时比未预离子注入Ge时增大，如同BF2的情形那样。而且，在1018原子/cm3下的分布深度，预离子注入Ge时比未预离子注入Ge时浅。因此，用离子注入硼来制作p型MISFET的扩展区也可得到同样的效果。
而且，在实施方式1中，虽然描述了用As作为杂质来制作n型MISFET扩展区的情形，用离子注入磷(P)来制作n型MISFET的扩展区也可得到同样的效果。
图18-图21为表示实施方式1修改的实例的半导体器件制作步骤的示意剖面图。
在上述的实施方式1中，已描述了在制作栅电极6的步骤之后和制作n型和p型MISFET扩展区的步骤之前，在同一步骤中对半导体衬底1主表面的器件制作区1n和1p离子注入Ge作为IV族元素的情形。然而，对器件制作区1n离子注入Ge和对器件制作区1p离子注入Ge可分开进行。下面将参照图18-图21描述一个分别进行Ge离子注入的实例。
在硅衬底1主表面的器件制作区1n和1p中制作栅电极6之后，在用掩模M1选择覆盖硅衬底1主表面的器件制作区1p的状况下，从硅衬底1主表面向其器件制作区1n内部，具体地说，是向p型阱区4未制作栅电极6的部分离子注入IV族元素，例如，Ge，如图18所示。用离子注入Ge在硅衬底1主表面的器件制作区1n中形成了与栅电极6对准的非晶层7。Ge的离子注入深度浅于在接着进行的制作n型MISFET扩展区的步骤中杂质离子注入的深度。
然后，如图19所示，在用掩模M1选择覆盖硅衬底1主表面的器件制作区1p的状况下，从硅衬底1主表面向其器件制作区1n内部，具体地说，是向p型阱区4中用掩模M1未制作栅电极6的部分离子注入杂质，例如，As(砷)。在硅衬底1主表面的器件制作区1n中形成了与栅电极对准的一对n型半导体区(扩展区)8。
然后，在除去掩模M1后，如图20所示，在用掩模M2选择覆盖硅衬底1主表面的器件制作区1n的状况下，从硅衬底1主表面向其器件制作区1p内部，具体地说，是向n型阱区3未制作栅电极6的部分离子注入IV族元素，例如，Ge。用离子注入Ge在硅衬底1主表面的器件制作区1p中形成了与栅电极6对准的非晶层7。Ge的离子注入深度浅于在接着进行的制作p型MISFET的扩展区的步骤中杂质离子注入的深度。
然后，如图21所示，在用掩模M2选择覆盖硅衬底1主表面的器件制作区1n的状况下，从硅衬底1主表面向其器件制作区1p内部，具体地说，是向n型阱区3中用掩模M2未制作栅电极6的部分离子注入杂质，例如，BF2(二氟化硼)。在硅衬底1主表面的器件制作区1p中形成了与栅电极对准的一对p型半导体区(扩展区)9。
接着，用与实施方式1中相同的步骤制作n型和p型MISFET。
如上所述，在制作n型MISFET扩展区的步骤中所进行的杂质离子注入步骤之前，当Ge从硅衬底1主表面向其器件制作区1n内部离子注入时，其注入深度浅于用掩模M1选择覆盖硅衬底1主表面的器件制作区1p时，在制作n型MISFET扩展区的步骤中杂质离子注入的深度，并且，在制作p型MISFET扩展区的步骤中所进行的杂质离子注入步骤之前，Ge从硅衬底1主表面向其器件制作区1p内部离子注入时，其注入深度浅于用掩模M2选择覆盖硅衬底1主表面的器件制作区1n时杂质离子注入的深度，因此，Ge的注入剂量和深度可根据制作n型MISFET扩展区的步骤中离子注入杂质所用的剂量和深度来确定，并且Ge注入的剂量和深度还可根据制作p型MISFET扩展区的步骤中离子注入杂质所用的剂量和深度来确定，使得因Ge离子注入而致的扩展区电阻减小可分别对n型和p型MISFET进行优化。
而且，由于在制作n型MISFET的器件制作区1n中离子注入Ge(参见图18)和在制作n型MISFET扩展区的步骤中离子注入杂质(参见图19)是用同一掩模M1进行的，而在制作p型MISFET的器件制作区1p中离子注入Ge(参见图20)和在制作p型MISFET扩展区的步骤中离子注入杂质(参见图21)是用同一掩模M2进行的，Ge离子注入器件制作区1n和1p可分开进行，使得因Ge离子注入而致的扩展区电阻减小可分别对n型和p型MISFET进行优化而不增加制作成本。
为在半导体器件中得到高集成度和低成本，一个重要的课题是如何减少掩模(模版)的数目。这是因为掩模片数目的减少，不仅可降低掩模本身的制作成本，也可减少用掩模制作光致抗蚀剂图形的一系列光致抗蚀剂的涂敷、曝光、显影、清洗和坚膜(drying)工艺，从而能大幅度降低半导体器件的工艺成本。而且，可降低因有害物引起的失效率，改善半导体器件的产量和可靠性。
而且，在此实施方式中，用锗(Ge)作为IV族元素的实例。这是因为锗比其它IV族元素有较大的原子，且对硅衬底或多晶硅膜容易先取非晶的形式。例如，考虑p型MISFET的情形，同为IV族元素的碳(C)，因原子半径与硼基本相同，可不形成Si-B-IV族元素键。对于使用硅(Si)的情形，由于可与硅衬底或多晶硅膜容易先取非晶的形式，但因原子量小于锗而效果稍差。
而且，使用锗(Ge)的优点是在离子注入时可使用气态源。在其它IV族元素中，锡(Sn)和铅(Pb)是不实用的，因为在离子注入中不得不使用固态源。
从上面所述，在此实施方式中，使用锗或硅，更优选地，使用锗。这对下面的实施方式2-7都是同样的。
(实施方式2)图22-图24为说明本发明实施方式2的半导体器件制作步骤的示意剖面图。
在实施方式2中，描述了在硅化过程中抑制难熔金属的凝结。
在用与上述实施方式1相同的工艺，如图22所示，制作了n型和p型MISFET的接触区(半导体区12、13)后，从硅衬底1主表面向其器件制作区1n和1p内部离子注入IV族元素，例如，Ge，如图23所示。由Ge的离子注入，使接触区中除了在制作扩展区的步骤之前注入的Ge离子外又引入了Ge。
然后，用热处理激活在制作扩展区(半导体区8、9)和制作接触区(半导体区12、13)的步骤中离子注入的杂质(As，BF2)。热处理是在与上述实施方式1相同的条件下进行的。
在这一步骤中，由于制作扩展区的步骤所注入的Ge离子与制作接触区的步骤之后所注入的Ge离子都合并在接触区(半导体区12、13)中，杂质的激活，尤其是在接触区表面上的杂质激活被进一步改善，使未与接触区中的硅成键的未反应杂质量减少。
然后，用与上述实施方式1相同的方法，在接触区(半导体区12、13)表面和栅电极6表面上制作硅化物层15和16，如图24所示。
如上所述，由于在制作接触区(12、13)的步骤之后和制作钴膜14(难熔金属膜)的步骤之前，从硅衬底主表面向其器件制作区1n和1p内部再次离子注入IV族元素，例如，Ge，使未反应的杂质，尤其是在接触区表面上的未反应杂质进一步减少，这就可进一步抑制了硅化反应中CoSi的凝结(难熔金属的凝结)。
而且，在实施方式2中，激活杂质的热处理是在第二次Ge注入后进行的。然而，激活杂质的热处理也可在制作n型和p型MISFET的接触区(参见图5和图6)之后和第二次Ge离子注入之前进行，还可在第二次Ge离子注入之后和制作钴膜14的步骤(参见图12)之前进行。然而，在这种情形下，由于扩展区中的注入深度增大，因此在实施方式2中激活杂质的热处理在第二次Ge离子注入之后和制作钴膜14之前进行是优选的。
而且，在实施方式2中，第二次Ge离子注入是在制作n型和p型MISFET接触区的步骤之后(参见图9和图10)进行的。然而，第二次Ge离子注入也可在制作侧壁隔层11(参见图8)的步骤之后和制作n型和p型MISFET接触区的步骤之前进行。
而且，在实施方式2中，硅化反应的难熔金属凝结被第二次Ge离子注入所抑制。然而，硅化反应的难熔金属凝结只是被第二次Ge离子注入所抑制，没有在制作扩展区(参见图4)的步骤之前进行Ge离子注入。
(实施方式3)
在此实施方式中描述了将本发明用于一种半导体器件的实例，这种半导体器件在同一衬底上有互补MISFET和DRAM(动态随机存取存储器)型存储单元。
图25表示实施方式3的半导体器件的示意结构(其中的图25(a)为互补MISFET的示意剖面图，图25(b)为选择MISFET的存储单元示意剖面图)，图26为装在实施方式3的半导体器件中的存储单元等效电路图，图27为表示实施方式3的半导体器件制作步骤的示意剖面图。在25(a)中，左边的器件制作区1n为n型MISFET，右边的器件制作区1p为p型MISFET。
如图26所示，存储单元Mc设在字线WL和数据线(位线)DL的交点处。存储单元Mc包含一个信息存储电容器C和一个与之串联的选择MISFET Qs的存储单元。构成选择MISFET Qs存储单元的一对半导体区之一与数据线DL电连接，而另一个与信息存储电容器C电连接。
实施方式3的每个n型和p型MISFET与前述实施方式1者有相同的结构，如图25(a)所示。选择MISFET Qs存储单元制作在硅衬底主表面的器件制作区1c中，如图25(b)所示。器件制作区1c由器件隔离区2来隔离，而p型阱区4a制作在器件制作区1c中。
选择MISFET Qs存储单元主要包含沟道形成区、栅绝缘膜5、栅电极6、和源区与漏区。栅绝缘膜5设在硅衬底1的主表面上，栅电极6设在硅衬底1主表面上的栅绝缘膜5上，而沟道形成区就在栅电极6下面的硅衬底1表面层中。源区与漏区设在沿沟道长度方向的沟道形成区两侧，使沟道形成区夹于其间。
选择MISFET Qs存储单元的源区与漏区包含一对n型半导体区8a作为扩展区和一对n型半导体区12a作为接触区。n型半导体区8a制作得与栅电极6对准，而n型半导体区12a制作得与设在栅电极6侧壁上的侧壁隔层11对准。
虽然在n型和p型MISFET中，硅化物层(15、16)制作在栅电极6和接触区(半导体区12、13)表面上，如图25(a)所示，而在选择MISFET Qs存储单元中的栅电极6和接触区(半导体区12a)表面上却不制作这样的硅化物层，如图25(b)所示。而且，虽然没有说明，IV族元素，例如，Ge被离子注入至n型和p型MISFET的扩展区(半导体区8、9)和接触区(半导体区12、13)中，而不向选择MISFET Qs存储单元的扩展区和接触区离子注入Ge。
上述结构的n型和p型MISFET以及选择MISFET存储单元都是这样得到的，即，制作栅电极6，然后在用掩模5选择覆盖硅衬底1主表面器件制作区1c的状况下，如图27所示，从硅衬底1主表面向其器件制作区1n和1p离子注入Ge，再在硅衬底1整个表面上包括器件制作区1n、1p和1c，虽然未示出，制作钴膜，然后使用掩模来选择除去器件制作区1c上的钴膜。
在选择MISFET Qs存储单元中，希望尽量减小用作源-漏区的半导体区与衬底之间的结的漏电流。因此，要求高速工作的MISFET采用一种结构，其硅化物层制作在上述n型和p型MISFET的栅电极6和接触区上，且Ge离子注入至扩展区和接触区，而要求降低结漏电流的MISFET采用的结构则如同上述的选择MISFET Qs存储单元那样，不将硅化物层制作在栅电极6和接触区上，且不向扩展区和接触区离子注入Ge。这就可降低功耗和提高工作速率。
(实施方式4)在此实施方式中描述了用膜应力来增大MISFET漏极电流Ids的实例。
图28为表示装在实施方式4的半导体器件中互补MISFET示意结构的示意剖面图，图29-图33为表示实施方式4的半导体器件制作步骤的示意剖面图。在图28中，左边表示n型MISFET，而右边表示p型MISFET。
实施方式4中的n型和p型MISFET与上述实施方式1者有着基本相同的结构，而其不同处在于下面的结构。
即，对n型MISFET的沟道形成区产生张应力的侧壁隔层22设在其栅电极6的侧壁上，而在p型MISFET的栅电极6侧壁上设有对其沟道形成区基本上不产生张应力的侧壁隔层23。侧壁隔层22和23是用同样的绝缘膜制成的，但侧壁隔层23对沟道形成区产生的张应力被减缓。实施方式4的半导体器件的制作将参照图29-图33予以描述。
在用与上述实施方式1相同的工艺(参见图5和图6)进行至制作n型和p型MISFET扩展区(半导体区8、9)的步骤之后，用等离子体CVD工艺在图29所示的硅衬底1整个主表面上，包括在器件制作区1n和1p上，制作对硅衬底1主表面产生应力的绝缘膜，例如，氮化硅膜21。在氮化硅膜21中，可改变制作条件(反应气体、压力、温度、以及射频功率)来控制对硅衬底1主表面产生的应力。在此实施方式中，在淀积氮化硅膜21期间将射频功率降至350-400W，使制作的氮化硅膜对硅衬底1主表面产生张应力。
然后，对氮化硅膜21进行各向异性腐蚀例如RIE，而在图30所示的器件制作区1n和1p的栅电极6侧壁上制成侧壁隔层(22、23)。在制作侧壁隔层(22、23)时，氮化硅膜21的厚度和腐蚀时间是这样确定的，使栅长方向的侧壁隔层厚度为，例如，50-70nm。在此工艺过程中，由于侧壁隔层22和23是对硅衬底1主表面产生张应力的氮化硅膜21进行腐蚀而制成的，侧壁隔层22和23都有膜应力而对栅电极6下面的沟道形成区产生张应力。
然后，如图31所示，在用掩模M3选择覆盖硅衬底1主表面的器件制作区1p的状况下，从硅衬底1主表面向器件制作区1n内部，具体地说，是p型阱区4未制作栅电极6的部分内，离子注入杂质，例如，As。用离子注入As，在硅衬底1的器件制作区1n中制成一对与侧壁隔层22对准的n型半导体区(接触区)12。在此实施方式中，As的离子注入是在与上述实施方式1相同的条件下进行的。
然后，在除去掩模M3之后，如图32所示，在用掩模M4选择覆盖硅衬底1主表面的器件制作区1n的状况下，从硅衬底1主表面向器件制作区1p内部，具体地说，是n型阱区3未制作栅电极6的部分内，离子注入杂质，例如，BF2(二氟化硼)。用离子注入BF2，在硅衬底1的器件制作区1p中制成一对与侧壁隔层23对准的p型半导体区(接触区)13。在此实施方式中，BF2的离子注入是在与上述实施方式1相同的条件下进行的。
然后，如图33所示，在用掩模M4选择覆盖硅衬底1主表面的器件制作区1n的状况下，向器件制作区1p上面的侧壁隔层23离子注入IV族元素，例如，Ge，以破坏侧壁隔层23的结晶性。在此工艺过程中，由于减缓了侧壁隔层23的膜应力，由侧壁隔层23的膜应力在p型MISFET沟道区中产生的沿栅电极6方向(漏极电流方向)的张应力可被减缓或消除。
而且，由于Ge也被离子注入至p型MISFET的接触区，所以在p型MISFET接触区中的Ge浓度高于n型MISFET的接触区。
然后，用热处理来激活在制作扩展区(半导体区8、9)的步骤中和制作接触区(半导体区12、13)的步骤中离子注入的杂质(As、BF2)。此热处理是在与上述实施方式1相同的条件下进行的。
在此步骤中，由于在制作扩展区的步骤之前的离子注入Ge(参见图4)和在破坏侧壁隔层23的结晶性步骤中的离子注入Ge(参见图33)都包含在p型MISFET的接触区(半导体区13)中，在p型MISFET的接触区中杂质的激活得到进一步的改善，并降低了未与接触区中的硅层成键的未反应杂质量。
然后，如图24所示，用与上述实施方式1相同的方法，在图24所示接触区(半导体区12、13)表面上和栅电极6表面上制作硅化物层15和16。
如上所述，由于制作了对硅衬底1的主表面产生张应力的氮化硅膜21，使之覆盖制作在硅衬底主表面的器件制作区1n和1p中的栅电极6，然后对氮化硅膜21进行各向异性腐蚀，而在器件制作区1n上的栅电极6侧壁上形成侧壁隔层22，和在器件制作区1p上的栅电极6侧壁上形成侧壁隔层23，再在掩蔽硅衬底1主表面的器件制作区1n的状况下对侧壁隔层23离子注入Ge来破坏其结晶性，使得侧壁隔层23的膜应力被减缓，所以因侧壁隔层23的膜应力而在p型MISFET沟道形成区中产生的沿栅长方向(漏极电流方向)的张应力可被减缓或消除。结果，n型MISFET的漏极电流可因侧壁隔层22的膜应力而增大，而p型MISFET漏极电流的减小可被抑制。
而且，在破坏侧壁隔层23结晶性的步骤中(参见图33)，由于Ge也离子注入p型MISFET的接触区，在激活杂质的热处理步骤中p型MISFET接触区中的杂质被再次激活，并使未与接触区中的硅成键的未反应杂质量减少，因而可进一步抑制硅化反应中CoSi的凝结(难熔金属凝结)。
而且，由于侧壁隔层22的膜应力可使n型MISFET的漏极电流增大和抑制p型MISFET漏极电流的减小，而在制作p型MISFET接触区的步骤(参见图32)中离子注入杂质，以及在破坏侧壁隔层23结晶性的步骤中离子注入Ge(参见图33)，都使用同一掩模M4，没有增加制作掩模的步骤数目，这就可节省制作步骤的数目。
而且，用Ge的离子注入来减小MISFET扩展区的电阻，和实施方式4那样用Ge的离子注入减缓侧壁隔层23的膜应力，将这二者结合起来可使n型和p型MISFET的漏极电流都增大。
在实施方式4中，虽然描述了一个实例，在此实例中，在制作p型MISFET接触区(参见图32)后，进行向侧壁隔层23离子注入Ge来破坏侧壁隔层23结晶性的步骤(参见图33)，但破坏侧壁隔层23结晶性的步骤也可在制作了侧壁隔层(22、23)之后和制作难熔金属膜(此实施方式中的钴膜14)而形成硅化物层(参见图12)的步骤之前来进行。
而且，在实施方式4中，虽然描述了一个实例，在此实例中，是将进行Ge离子注入来减小MISFET扩展区电阻与进行Ge离子注入来减缓侧壁隔层23膜应力结合起来，但也可只进行Ge离子注入来减缓侧壁隔层23的膜应力。
(实施方式5)虽然上述实施方式4已描述了用膜应力来增大n型MISFET漏极电流的实例，在实施方式5中还要描述用膜应力来增大p型MISFET漏极电流的实例。
图34-图38为表示实施方式5的半导体器件制作步骤的示意剖面图。
在用与上述实施方式1相同的工艺(参见图5和图6)进行至制作n型和p型MISFET扩展区(半导体区8、9)的步骤之后，用等离子体CVD工艺在图34所示的硅衬底1整个主表面上，包括在器件制作区1n和1p上，制作对硅衬底1主表面产生应力的绝缘膜，例如，氮化硅膜24。在氮化硅膜24中，可改变制作条件(反应气体、压力、温度、以及射频功率)来控制对硅衬底1主表面产生的应力。在此实施方式中，在淀积氮化硅膜24期间将射频功率增至600-700W，使制作的氮化硅膜对硅衬底1主表面产生压应力。
然后，对氮化硅膜24进行各向异性腐蚀例如RIE，而在图35所示的器件制作区1n和1p的栅电极6侧壁上制成侧壁隔层(25、26)。在制作侧壁隔层(25、26)时，氮化硅膜24的厚度和腐蚀时间是这样确定的，使栅长方向的侧壁隔层厚度为，例如，50-70nm。在此工艺过程中，由于侧壁隔层25和26是对硅衬底1主表面产生压应力的氮化硅膜24进行腐蚀而制成的，侧壁隔层25和26都有膜应力而对栅电极6下面的沟道形成区产生压应力。
然后，如图36所示，在用掩模M3选择覆盖硅衬底1主表面的器件制作区1p的状况下，从硅衬底1主表面向器件制作区1n内部，具体地说，是p型阱区4未制作栅电极6的部分内，离子注入杂质，例如，As。用离子注入As，在硅衬底1的器件制作区1n中制成一对与侧壁隔层25对准的n型半导体区(接触区)12。在此实施方式中，As的离子注入是在与上述实施方式1相同的条件下进行的。
然后，如图37所示，在用掩模M3选择覆盖硅衬底1主表面的器件制作区1p的状况下，向器件制作区1n上面的侧壁隔层25离子注入IV族元素，例如，Ge，来破坏侧壁隔层25的结晶性。在此工艺过程中，由于减缓了侧壁隔层25的膜应力，由侧壁隔层25的膜应力在n型MISFET沟道区中产生的沿栅电极方向(漏极电流方向)的压应力可被减缓或消除。
而且，由于Ge也离子注入n型MISFET的接触区，所以在n型MISFET接触区中的Ge浓度高于p型MISFET的接触区。
然后，在除去掩模M3后，如图38所示，在用掩模M4选择覆盖硅衬底1主表面的器件制作区1n的状况下，从硅衬底1主表面向器件制作区1p内部，具体地说，是n型阱区3未制作栅电极6的部分内，离子注入杂质，例如，BF2(二氟化硼)。用离子注入BF2，在硅衬底1的器件制作区1p中制成一对与侧壁隔层26对准的p型半导体区(接触区)13。在此实施方式中，BF2的离子注入是在与上述实施方式1相同的条件下进行的。
然后，用热处理来激活在制作扩展区(半导体区8、9)的步骤中和制作接触区(半导体区12、13)的步骤中离子注入的杂质(As、BF2)。此热处理是在与上述实施方式1相同的条件下进行的。
在此步骤中，由于在制作扩展区的步骤之前的离子注入Ge(参见图4)和在破坏侧壁隔层25的结晶性步骤中的离子注入Ge(参见图37)都包含在p型MISFET的接触区(半导体区13)中，在p型MISFET的接触区中杂质的激活得到进一步的改善，并降低了未与接触区中的硅层成键的未反应杂质量。
然后，如图24所示，用与上述实施方式1相同的方法，在接触区(半导体区12、13)表面上和栅电极6表面上制作硅化物层15和16。
如上所述，由于制作了对硅衬底1的主表面产生压应力的氮化硅膜24，使之覆盖制作在硅衬底主表面的器件制作区1n和1p中的栅电极6，然后对氮化硅膜24进行各向异性腐蚀，而在器件制作区1n上的栅电极6侧壁上形成侧壁隔层25，和在器件制作区1p上的栅电极6侧壁上形成侧壁隔层26，再在掩蔽硅衬底1主表面的器件制作区1p的状况下对侧壁隔层25离子注入Ge来破坏其结晶性，使得侧壁隔层25的膜应力被减缓，所以因侧壁隔层25的膜应力而在n型MISFET沟道形成区中产生的沿栅长方向(漏极电流方向)的压应力可被减缓或消除。结果，p型MISFET的漏极电流可因侧壁隔层26的膜应力而增大，而n型MISFET漏极电流的减小可被抑制。
而且，在破坏侧壁隔层25结晶性的步骤中(参见图37)，由于Ge也离子注入n型MISFET的接触区，在激活杂质的热处理步骤中n型MISFET接触区中的杂质被再次激活，并使未与接触区中的硅成键的未反应杂质量减少，因而可进一步抑制硅化反应中CoSi的凝结(难熔金属凝结)。
而且，由于侧壁隔层26的膜应力可使p型MISFET的漏极电流增大和抑制n型MISFET漏极电流的减小，而在制作n型MISFET接触区的步骤(参见图36)中离子注入杂质，以及在破坏侧壁隔层25结晶性的步骤中离子注入Ge(参见图37)，都使用同一掩模M3，没有增加制作掩模的步骤数目，这就可节省制作步骤的数目。
而且，用Ge的离子注入来减小MISFET扩展区的电阻，和实施方式5那样用Ge的离子注入减缓侧壁隔层25的膜应力，将这二者结合起来可使n型和p型MISFET的漏极电流都增大。
在实施方式5中，虽然描述了一个实例，在此实例中，在制作n型MISFET接触区(参见图36)后，进行向侧壁隔层25离子注入Ge来破坏其结晶性的步骤，但破坏侧壁隔层25结晶性的步骤也可在制作了侧壁隔层(25、26)之后和制作难熔金属膜(此实施方式中的钴膜14)而形成硅化物层(参见图12)的步骤之前来进行。
而且，在实施方式5中，虽然描述了一个实例，在此实例中，是将进行Ge离子注入来减小MISFET扩展区电阻与进行Ge离子注入来减缓侧壁隔层25膜应力结合起来，但也可只进行Ge离子注入来减缓侧壁隔层25的膜应力。
而且，在实施方式4和5中，已描述了在膜层淀积期间改变射频功率来改变氮化硅膜(21、24)膜应力的实例，但改变氮化硅膜应力的方法可包括下列方法。
(1)改变原料气体的方法，制作氮化硅膜21时使用SiH4、NH3和N2，而制作氮化硅膜24时使用SiH4和N2，不用NH3。
(2)改变淀积温度的方法，制作氮化硅膜21时的温度高于制作氮化硅膜24时。
(3)改变压力的方法，制作氮化硅膜21时的压力高于制作氮化硅膜24时。
(实施方式6)作为增大MISFET漏极电流的方法，降低栅极电阻和抑制栅极耗尽也是有效的。在现有技术中，当欲离子注入大量的杂质如As(砷)、P(磷)、B(硼)、和BF2(二氟化硼)来降低多晶硅的电阻时，硅膜中注入杂质的激活是不充分的，即使提高杂质浓度，效果也不好，并且观察到栅极耗尽有很大影响而且，作为提高浓度的结果，观察到栅极的外扩散和耗尽。栅极耗尽意味着一种现象，即在栅绝缘膜一侧的部分栅极因其电阻增大而致栅绝缘膜厚度明显增大。
因此，必须加强硅膜中杂质的激活和提高整个栅极的浓度。
鉴于上述，在实施方式6中，描述了抑制栅极耗尽并欲增大MISFET漏极电流Ids的实例。
图39-图43为表示实施方式6的半导体器件制作步骤的示意剖面图。
在用与上述实施方式1相同的工艺在硅衬底1的主表面上制作器件隔离区2、栅绝缘膜5等之后，用CVD工艺在硅衬底1的整个主表面上，包括图39所示的器件制作区1n和1p的栅绝缘膜5上，制作不掺以导电杂质的硅膜(栅极材料)6a。硅膜6a制作得，例如，100-250nm厚。在此步骤中，硅膜6a为多晶硅态。
然后，从硅膜6a上面向其内部离子注入，例如，Ge作为与硅膜6a同族的IV族元素，如图40所示。考虑到上述的栅极耗尽问题，希望在整个硅膜6a中形成Si-Ge-X键区。特别是在靠近硅膜6a与栅绝缘膜5之间的界面处必须形成Si-Ge-X键区。然而，当Ge浓度的峰值位置深于硅膜6a的中间时，Ge离子达到栅绝缘膜5而在膜中形成缺陷，因此，可引起膜质量的退降。所以，Ge离子注入的浓度分布峰值基本上要在膜的中间，或在沿硅膜6a厚度方向的膜的上层，使得不致损伤硅膜6a下面的栅绝缘膜5。
在实施方式6中，Ge的离子注入是在这样的条件下进行的，加速能量40KeV，剂量1-2×1015原子/cm2以上。在此工艺过程中，接近硅膜6a中间或其上层的部分变为非晶的。
在此工艺过程中，Ge离子注入硅膜6a的条件是这样确定的，其加速能量要高于Ge离子注入扩展区(半导体区8、9)时的情形。这是因为硅膜6a的厚度大，Ge离子必须注入至深于扩展区(半导体区8、9)的位置。对于实施方式1所示的对扩展区(半导体区8、9)注入Ge离子的情形(图4)，如果要同时向栅电极(硅膜6a)注入Ge离子，由于加速能量低，只能在硅膜6a表面形成Si-Ge-X键区，而不能在全部硅膜6a中形成Si-Ge-X键区。即，要取Ge离子注入硅膜6a的加速能量大于Ge离子注入扩展区(半导体区8、9)时的加速能量，在从硅膜6a表面起的深度方向上最大Ge浓度的峰值位置要深于从扩展区(半导体区8、9)表面起的深度方向上最大Ge浓度的峰值位置。这就可在全部硅膜6a中形成Si-Ge-X键区。由于扩展区是硅的半导体衬底，栅电极为多晶硅膜，所以离子注入的Ge浓度高斯分布有基本相同的值。
而且，关于剂量，由于必须加大Ge在栅电极(硅膜6a)中的分布深度，故对栅电极(硅膜6a)取较大的剂量。而且，对于扩展区(半导体区8、9)，在Ge离子的剂量增大的情形，由于Ge必须比随后的As、B或BF2注入得浅，而Si-Ge键形成在深于As、B或BF2的位置，所以不能得到极浅的结。即，取Ge离子注入硅膜6a的剂量大于Ge离子注入扩展区(半导体区8、9)的剂量。
如上所述来确定向栅电极(硅膜6a)注入Ge离子的条件，由于可改善杂质的激活，并在整个栅电极中增大浓度，因而可防止栅极耗尽引起的电阻增大。
然后，如图41所示，在用掩模M6选择覆盖器件制作区1p上的硅膜6a的状况下，对器件制作区1n上的硅膜6a离子注入杂质，例如，磷(P)来减小电阻值。在此实施方式6中，P的离子注入是在这样的条件下进行的，加速能量10-20KeV，剂量2-8×1015原子/cm2。至于掩模M6，可使用，例如，光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M6后，如图42所示，在用掩模M7选择覆盖器件制作区1n上的硅膜6a的状况下，对器件制作区1p上的硅膜6a离子注入杂质，例如，硼(B)来减小电阻值。在此实施方式6中，B的离子注入是在这样的条件下进行的，加速能量5-10KeV，剂量1-2×1015原子/cm2。至于掩模M7，可使用，例如，光刻制作的光致抗蚀剂掩模。
然后，在除去掩模M7后，对硅膜6a刻图形而在器件制作区1n和1p的栅绝缘膜5上形成图43所示的栅电极6。
然后，用热处理激活离子注入至栅电极6(硅膜6a)的杂质(实施方式6中的P、B)。此热处理是在这样的条件下进行的，例如，900℃下进行30秒。
在此工艺过程中，栅电极6中的杂质扩散至整个栅电极中，使栅电极6的电阻降低。
而且，Ge作为与栅电极6同族的IV族元素离子注入至栅电极(硅膜6a)，在栅电极6(硅膜6a)中形成Si-Ge-X(XP、B)键使杂质激活得到的改善优于只有Si-X键来增加导电杂质浓度(减少未与硅成键的未反应杂质量)的情形。由于这可降低栅电极6的电阻和抑制栅极耗尽，所以可增大n型和p型MISFET的漏极电流Ids(可改善电流驱动性能)。
而且，由Ge离子注入在栅电极中形成的非晶部分可恢复为原来的多晶。
接着，使用与实施方式1相同的步骤来制作n型和p型MISFET。
用热处理激活引入硅膜6a杂质的步骤，可在对硅膜6a刻图形来形成栅电极6的步骤之前进行，或可在对制作半导体区(8、9、12、13)的步骤中所引入的杂质用热处理激活的步骤中一起进行。
对硅膜6a注入Ge离子，可在对硅膜6a离子注入杂质来降低电阻值的步骤之后进行，也可在对硅膜6a刻图形而形成栅电极的步骤之后进行，只要是在制作硅膜6a之后和用热处理激活引入硅膜6a的杂质的步骤之前即可。
(实施方式7)在实施方式7中，描述了用Ge的离子注入来有效地增大MISFET漏极电流的实例。
图44-图49为表示实施方式7的半导体器件制作步骤的示意剖面图。
在用与上述实施方式1相同的工艺对硅衬底1主表面制作器件隔离区2、栅绝缘膜5、栅电极6等之后，在制作图44所示的n型和p型MISFET扩展区的步骤之前，从硅衬底1的主表面向其器件制作区1n和1p内部，具体地说，是向p型阱区4和n型阱区3未制作栅电极6的部分离子注入IV族元素，例如，Ge。由Ge的离子注入，在硅衬底1主表面的器件制作区1n和1p中形成了与栅电极6对准的非晶层7。离子注入Ge的深度浅于在制作n型和p型MISFET扩展区的步骤中杂质的离子注入深度。在实施方式6中，Ge离子的注入是在与上述实施方式1相同的条件下进行的。
然后，如图45所示，在由掩模M1选择覆盖硅衬底1主表面的器件形成区1p的条件下，从硅衬底的主表面向器件形成区1n内部，具体地说，是向p阱区4没有制作栅电极6的部分离子注入杂质，例如As。通过As离子注入，在硅衬底1主表面的器件形成区1n中形成了一对与栅电极对准n型半导体区(扩展区)8。在该实施例6中，Ge离子的注入是在与上述实施方式1相同的条件下进行的。
然后在除去掩模M1之后，如图46所示，在用掩模M2选择覆盖硅衬底1主表面的器件制作区1n的状况下，从硅衬底1主表面向其内部，具体地说，是向n型阱区3未制作栅电极6的部分内离子注入杂质，例如，B(硼)或BF2(二氟化硼)。由B或BF2的离子注入，在硅衬底1的器件制作区1p中形成了一对与栅电极6对准的p型半导体区(扩展区)9。在此实施方式中，B的离子注入是在这样的条件下进行的，例如，加速能量0.2-1KeV，剂量1×1014-2×1015原子/cm2，而BF2的离子注入是在这样的条件下进行的，例如，加速能量1-10KeV，剂量1×1014-2×1015原子/cm2。
然后，在除去掩模M2后，对硅衬底1在低温下进行热处理(退火)，目的是激活主要在制作p型半导体区9的步骤中离子注入的B(硼)或BF2(二氟化硼)。此热处理是在这样的条件下进行的，例如，在700℃的温度下加热60秒。
在此工艺过程中，因Ge离子注入而在硅衬底1中形成的非晶层7恢复为原来的单晶，如图47所示。而且，在硅衬底1中因离子注入杂质(As、B、BF2)形成的非晶部分也恢复为单晶，虽然没有完全恢复。
而且，在此工艺过程中，由于Ge作为与硅衬底1同族的IV族元素被预先离子注入至器件制作区1n和1p中，其注入深度浅于在制作半导体区(8、9)的步骤中杂质(As、B)的离子注入深度，于是形成了Si-Ge-X(XAs、B)键，并且在硅衬底1中杂质激活的改善优于只有Si-X键的情形，导电的杂质浓度增高(未与Si成键的未反应杂质量减少)。尤其是，硅衬底1表面的杂质浓度可提高。结果，n型和p型MISFET扩展区(半导体区8、9)的电阻，确切地说，表面电阻降低。
在低温下进行杂质激活时，B(硼)或BF2(二氟化硼)几乎不发生扩散。与在高温下短时间退火的情形相比，先在低温下退火接着在高温下再短时间退火可使B或BF2的激活更加改善。由于在低温退火期间在器件制作区1n中As的激活几乎没有进行，所以增加低温退火对器件制作区1n几乎没有不希望的影响。
然后，对硅衬底1进行清洗以除去有机和无机污染物和有害物。在清洗步骤中，本发明发现了以下问题。即，在至今所用的含氨或过氧化氢水溶液的RCA清洗中，在扩展区(半导体区8、9)表面上形成的Si-Ge-X键区可能会与硅衬底1上的污染物或有害物一起被除去。也已发现，这种情况特别发生在清洗溶液中的氨浓度高时。因此，必须使用一种RCA清洗液，其氨浓度要尽量稀释，以便除去污染物和有害物而在此工艺过程中尽量少洗掉Si-Ge-X键区。更优选地，不使用含氨和过氧化氢水溶液的RCA清洗液来进行清洗，而是使用含硫酸水溶液、稀释的氢氟酸(HF)和盐酸水溶液但不含氨的SPM清洗液。
根据本发明者的研究，含氨的RCA清洗对SiGe的腐蚀率与不含氨的SPM清洗对Si的腐蚀率相比有几十mm/min的差别。即，RCA清洗与SPM清洗相比有洗去Si-Ge-X键区的趋势。
考虑到除去污染物和有害物，RCA清洗比SPM清洗有较好的效果。因此，为了在形成Si-Ge-X键之前进行清洗，例如，在图3所示实施方式1的CMP步骤之后，使用RCA清洗较为有效，因为在随后制作栅绝缘膜5时可制成优质的栅绝缘膜。与之对照，对于在Ge离子注入后曝露形成Si-Ge-X键的扩展区(半导体区8、9)进行清洗的情形，由于耽心除去污染物或有害物时洗去Si-Ge-X键区，必须使用氨浓度低于RCA清洗液的溶液来进行清洗，更优选地，使用不含氨的SPM清洗液等进行清洗。
然后，用与上述实施方式1相同的方法，制作如图48所示的侧壁隔层11、和作为接触区的一对n型半导体区12和p型半导体区13。
然后，用热处理使在制作n型半导体区8、p型半导体区9、n型半导体区12、以及p型半导体区13的各步骤中离子注入的杂质(As、B、BF2)激活。此热处理是在比上述制作扩展区(半导体区8、9)时低温热处理的温度高和时间短的条件下进的。具体地说，是在与实例1相同的条件(温度1000℃，时间1秒)下进行的。使用低温热处理(第一次热处理)和高温短时间热处理(第二次热处理)，可使B或BF2的激活比只用高温短时间退火的情形有更大的改善。
接着，用与实施方式1相同的步骤来制作n型和p型MISFET。
由于用热处理来激活在制作扩展区(半导体区8、9)的步骤中离子注入的杂质(参见图47)，然后用降低氨浓度的清洗液，具体地说，为硫酸水溶液、稀释氢氟酸(HF)和盐酸水溶液来清洗硅衬底1，可以遏制扩展区表面的Si-Ge-X键区被洗去，因而MISFET的漏极电流可因Ge的离子注入而有效地增大。
清洗步骤不仅在所述实施方式7的工艺步骤之间进行，而且也在各个工艺步骤之间进行。因此，对于形成了Si-Ge-X键然后曝露Si-Ge-X键区的情形，或在Si-Ge-X键区除去自生氧化膜等情形，进行清洗优选地使用降低氨浓度的清洗液，具体地说，使用硫酸水溶液、稀释氢氟酸(HF)和盐酸水溶液。例如，在上述实施方式1中，在用热处理激活在制作半导体区(8、9、12、13)的步骤中离子注入的杂质之后(参见图11)和在栅电极6和半导体区(12、13)表面上制作进行硅化的难熔金属膜(例如，Co膜)的步骤(参见图12)之前使用清洗步骤。再者，在这样的步骤间进行清洗，因为接触区表面Si-Ge-X键区的洗去可由使用降低氨浓度的清洗液来遏制，具体地说，是使用硫酸水溶液、稀释氢氟酸(HF)和盐酸水溶液，可使因未反应的杂质引起的金属半导体反应物(例如，CoSi)的凝结被有效地抑制。
而且，在实施方式1中，清洗步骤是在制作n型半导体区8作为扩展区的步骤(参见图5)和制作p型半导体区9作为扩展区的步骤之前，以及在制作p型半导体区9作为扩展区的步骤之后和制作侧壁隔层11的步骤(参见图7和图8)之前进行的。再者，在这样的步骤间进行清洗，优选地使用降低氨浓度的清洗液，具体地说，使用硫酸水溶液、稀释氢氟酸(HF)和盐酸水溶液。
而且，也可将氨浓度比RCA清洗液降低的清洗液，具体地说，SPM清洗液(硫酸水溶液、稀释氢氟酸(HF)和盐酸水溶液)用于上述的实施方式1-6而得到同样的效果。
对于在制作侧壁隔层11后用热处理激活半导体区杂质的步骤中使用激光退火的情形，在制作p型MISFET扩展区的步骤中，使用B(硼)比使用BF2时激活率增高。
而且，激光退火也可用于上述的实施方式1-6而得到同样的效果。
虽然本发明者已参照上述的实施方式具体地描述了本发明，但本发明不只限于这些实施方式，显然可在不背离其范围的某一范围内作出各种更改。
权利要求
1.一种制作包含场效应晶体管的半导体器件的方法，包括以下步骤由半导体衬底主表面上的栅绝缘膜制作栅电极，从半导体衬底的主表面向其内部离子注入第一杂质来制作与栅电极对准的第一半导体区；以及在制作栅电极的步骤之后，离子注入IV族元素，其注入深度浅于在制作第一半导体区的步骤中从半导体衬底主表面向其内部注入杂质的深度。
2.根据权利要求1的制作半导体器件的方法，其中离子注入IV族元素的步骤为制作非晶层的步骤，该非晶层从半导体衬底主表面起的深度浅于第一半导体区。
3.根据权利要求1的制作半导体器件的方法，还包括以下步骤在注入IV族元素的步骤和制作第一半导体区的步骤之后，用热处理激活在制作第一半导体区的步骤中离子注入的第一杂质。
4.根据权利要求1的制作半导体器件的方法，其中的IV族元素为Ge离子。
5.根据权利要求1的制作半导体器件的方法，还包括以下步骤在制作第一半导体区后，在栅电极侧壁上制作侧壁隔层；对半导体衬底主表面离子注入第二杂质来制作与侧壁隔层对准的第二半导体区，其中IV族元素的离子注入深度浅于在制作在第二半导体区的步骤中离子注入第二杂质的深度。
6.根据权利要求5的制作半导体器件的方法，还包括以下步骤在制作第一半导体区的步骤之后进行第一热处理；及在制作第二半导体区的步骤之后进行第二热处理，其中第二热处理是在比第一热处理温度高时间短的条件下进行的。
7.根据权利要求5的制作半导体器件的方法，还包括以下步骤在制作第二半导体区的步骤之后进行激光退火，其中注入第一半导体区的第一杂质为硼。
8.根据权利要求5的制作半导体器件的方法，还包括以下步骤在制作第二半导体区的步骤之后，用热处理激活第一和第二离子注入的杂质。
9.根据权利要求5的制作半导体器件的方法，还包括以下步骤在第二半导体区上制作难熔金属膜，然后进行热处理，使第二半导体区的硅与难熔金属膜的金属起反应而在第二半导体区上生成金属半导体反应层。
10.根据权利要求9的制作半导体器件的方法，还包括以下步骤在制作侧壁隔层的步骤之后和制作难熔金属膜的步骤之前，从半导体衬底主表面向半导体衬底内部离子注入第二IV族元素。
11.一种制作半导体器件的方法，该半导体器件包含制作在半导体衬底主表面第一区中的n沟道导电型场效应晶体管，和制作在不同于半导体衬底主表面第一区的第二区中的p沟道导电型场效应晶体管，此方法包括以下步骤由半导体衬底主表面第一区上的栅绝缘膜制作第一栅电极，和由第二区上的栅绝缘膜制作第二栅电极；在选择掩蔽第二区的状态下对第一区离子注入第一杂质来制作与第一栅电极对准的第一半导体区；在选择掩蔽第一区的状态下对第二区离子注入第二杂质来制作与第二栅电极对准的第二半导体区；分别在第一和第二栅电极侧壁上制作侧壁隔层；在选择掩蔽第二区的状态下对第一区离子注入第三杂质来制作第三半导体区，该第三半导体区的导电类型与第一半导体区相同，并与第一栅电极侧壁上的侧壁隔层对准；在选择掩蔽第一区的状态下对第二区离子注入第四杂质来制作第四半导体区，该第四半导体区的导电类型与第二半导体区相同，并与第二栅电极侧壁上的侧壁隔层对准；还有在制作第一和第二栅电极的步骤之后，对第一和第二区离子注入IV族元素，其注入深度浅于在制作第一和第二半导体区的步骤中各杂质的注入深度。
12.一种制作半导体器件的方法，该半导体器件包含制作在半导体衬底主表面第一区中的n沟道导电型场效应晶体管，和制作在不同于第一区的第二区中的p沟道导电型场效应晶体管，此方法包括以下步骤由第一区上的栅绝缘膜制作第一栅电极并由第二区上的栅绝缘膜制作第二栅电极；在用第一掩模选择覆盖第二区的状态下对第一区离子注入第一杂质来制作与第一栅电极对准的第一半导体区；在用第二掩模选择覆盖第一区的状态下对第二区离子注入第二杂质来制作与第二栅电极对准的第二半导体区；分别在第一和第二栅电极侧壁上制作侧壁隔层；在选择掩蔽第二区的状态下对第一区离子注入第三杂质来制作第三半导体区，该第三导电区的导电类型与第一半导体区相同，并与第一栅电极侧壁上的侧壁隔层对准；在选择掩蔽第一区的状态下对第二区离子注入第四杂质来制作第四半导体区，该第四半导体区的导电类型与第二半导体区相同，并与第二栅电极侧壁上的侧壁隔层对准；并且在离子注入第一杂质之前，对第一区离子注入IV族元素，其注入深度浅于在用第一掩模选择覆盖第二区的状态下第一杂质的注入深度；及在离子注入第二杂质之前，对第二区离子注入IV族元素，其注入深度浅于在用第二掩模选择覆盖第一区的状态下第二杂质的注入深度。
13.一种制作半导体器件的方法，该半导体器件包含制作在半导体衬底主表面第一区中的n沟道导电型场效应晶体管，和制作在不同于半导体衬底主表面第一区的第二区中的p沟道导电型场效应晶体管，此方法包括以下步骤制作具有应力的绝缘膜，使之覆盖制作在第一区上的第一栅电极和制作在第二区上的第二栅电极；对栅绝缘膜进行各向异性腐蚀来制作第一栅电极侧壁上的第一侧壁隔层和第二栅电极侧壁上的第二侧壁隔层；以及在掩蔽第一区的状态下对第二区离子注入IV族元素来破坏第二侧壁隔层的结晶性。
14.根据权利要求13的制作半导体器件的方法，其中存在于绝缘膜中的应力为张应力，且在离子注入IV族元素后第一侧壁隔层张应力的大小大于第二侧壁隔层的张应力。
15.根据权利要求13的制作半导体器件的方法，其中存在于绝缘膜中的应力为压应力，且在离子注入IV族元素后第一侧壁隔层压应力的大小大于第二侧壁隔层的压应力。
16.根据权利要求13的制作半导体器件的方法，还包括以下步骤在制作第一和第二侧壁隔层的步骤之后，在用掩模覆盖第一区的状态下，对第二区离子注入杂质来制作与第二侧壁隔层对准的半导体区，其中离子注入IV族元素的步骤是用掩模来进行的。
17.根据权利要求16的制作半导体器件的方法，其中离子注入IV族元素的步骤是在离子注入杂质的步骤之前进行的。
18.一种包含场效应晶体管的制作半导体器件的方法，包括以下步骤在半导体衬底主表面上制作半导体膜；离子注入杂质以降低半导体膜的电阻值；以及对半导体膜刻图形来制作栅电极；并且向半导体膜离子注入与该半导体膜同族的元素。
19.根据权利要求18的制作半导体器件的方法，还包括以下步骤在离子注入杂质的步骤之后，用热处理激活杂质，其中离子注入与半导体膜同族元素的步骤是在用热处理激活杂质的步骤之前进行的。
20.根据权利要求18的制作半导体器件的方法，还包括以下步骤在离子注入杂质的步骤之后，用热处理激活杂质，其中离子注入与半导体膜同族元素的步骤是在离子注入杂质的步骤之前进行的。
21.根据权利要求18的制作半导体器件的方法，其中的半导体膜为硅膜，元素为Ge离子。
22.根据权利要求18的制作半导体器件的方法，还包括以下步骤对与半导体衬底主表面的栅电极对准的区域离子注入元素；以及对与栅电极对准的区域离子注入杂质，其中对半导体膜离子注入时元素的加速能量高于对与栅电极对准的区域离子注入时元素的加速能量。
23.根据权利要求18的制作半导体器件的方法，还包括以下步骤对与半导体衬底主表面的栅电极对准的区域离子注入元素；以及对与栅电极对准的区域离子注入杂质，其中对半导体膜离子注入时元素的剂量高于对与栅电极对准的区域离子注入时元素的剂量。
24.一种制作半导体器件的方法，该半导体器件包含制作在半导体衬底主表面第一区中的n沟道导电型场效应晶体管，和制作在不同于半导体衬底主表面第一区的第二区中的p沟道导电型场效应晶体管，此方法包括以下步骤在半导体衬底主表面的第一和第二区上制作半导体膜；离子注入杂质来减小半导体膜的电阻值；对半导体膜刻图形来分别对半导体衬底主表面的第一和第二区制作栅电极；以及用热处理来激活杂质；并且在制作半导体膜的步骤之后和用热处理激活杂质的步骤之前，对半导体膜离子注入与该半导体膜同族的元素。
25.一种制作包含场效应晶体管的半导体器件的方法，包括以下步骤由半导体衬底主表面上的栅绝缘膜制作栅电极；从半导体衬底主表面向其内部离子注入杂质来制作与栅电极对准的半导体区；在制作栅电极的步骤之后，从半导体衬底主表面向该半导体衬底内部离子注入与半导体衬底同族的元素，其注入深度浅于在制作第一半导体区的步骤中注入杂质的深度；以及在离子注入同族元素的步骤和制作半导体区的步骤之后，清洗半导体衬底，其中的清洗步骤是用硫酸浓缩水溶液、稀释氢氟酸和盐酸水溶液来进行的。
26.根据权利要求25的制作半导体器件的方法，还包括以下步骤在离子注入同族元素的步骤和制作半导体区的步骤之后，用热处理来激活在制作半导体区的步骤中离子注入的杂质，其中的清洗是在用热处理激活杂质的步骤之后进行的。
27.一种制作半导体器件的方法，包括以下步骤(a)在半导体衬底中制作沟槽；(b)在半导体衬底上淀积绝缘膜，使之掩埋沟槽中；(c)打平半导体衬底，在沟槽中留下绝缘膜；(d)在上述步骤(c)之后清洗半导体衬底表面；(e)在半导体衬底上制作栅绝缘膜；(f)在栅绝缘膜上制作栅电极；(g)在半导体衬底中离子注入IV族元素；(h)在半导体衬底中离子注入杂质；以及(i)在步骤(g)和(h)之后清洗半导体衬底表面，其中在步骤(i)中的清洗是在比步骤(d)的清洗降低氨浓度的情形下进行的。
28.根据权利要求27的制作半导体器件的方法，其中在步骤(i)中的清洗是用硫酸水溶液、稀释氢氟酸和盐酸水溶液来进行的。
29.根据权利要求27的制作半导体器件的方法，其中的IV族元素为锗，杂质为硼、二氟化硼或砷。
30.一种包含场效应晶体管的半导体器件，该场效应晶体管含有栅电极和源-漏区，其中的栅电极由半导体衬底上的绝缘膜制作，并掺入锗，和源-漏区被制作成与半导体衬底的栅电极对准，并掺入锗。
31.根据权利要求30的半导体器件，其中栅电极的含锗量大于源-漏区的含锗量。
32.根据权利要求30的半导体器件，其中从栅电极表面起的深度方向上Ge的最大浓度峰值位置被制作在深于从源-漏区表面起的深度方向上Ge的最大浓度峰值位置。
全文摘要
一种包括改善电流驱动特性(增大漏极电流)的场效应晶体管半导体器件的制作方法，包括以下步骤在从作为半导体衬底的硅层主表面向其内部离子注入杂质来制作与栅电极对准的半导体区的步骤之前，从作为半导体衬底的硅层主表面向其内部离子注入IV族元素，其深度浅于在制作半导体区的步骤中杂质的注入深度。
文档编号H01L27/092GK1508846SQ20031012239
公开日2004年6月30日 申请日期2003年12月19日 优先权日2002年12月19日
发明者满田胜弘, 本多光晴, 饭塚朗, 晴 申请人:株式会社瑞萨科技