专利名称：碳化硅功率mos场效应晶体管及制造方法
技术领域：
本发明涉及半导体器件和半导体器件的制造方法，尤其涉及，碳化硅(SiC)金属-氧化物半导体场效应晶体管(MOSFET)和该MOSFET的制造方法。
背景技术：
为获得大电流、高电压和低开态电阻，到目前为止，至少是部分地因为反型层中低的电子表面迁移率，垂直SiC功率MOSFET是不实际的。近来，一些工艺技术在横向MOSFET结构中得到发展，得到改善的表面电子迁移率。然而，功率MOSFET结构中可能涉及额外的工艺，包括，例如，在高于1500℃条件下退火，以激活P型掺杂剂，例如，P型阱/p+接触/p结终端延伸((Junction Termination Extension)JTE)注入剂。这些退火对使用这些技术制备的功率MOSFET的性能产生毁坏性的影响。
文献中描述了大量的碳化硅功率MOSFET结构，见，例如，美国专利No.5,506,421；A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek，M.H.White和C.D.Brandt，在1997年12月的IEEEElectron Device Letters，Vol.18，No.12，586-588页发表的“1.1 kV 4H-SiC Power UMOSFET′s(1.1kV 4H-SiC功率UMOSFET’s)”；A.K.Agarwal，J.B.Casady，L.B.Rowland，W.F.Valek，和C.D.Brandt在1998年Materials Science Forum第264-268卷，989-992页发表的“1400V 4H-SiC Power MOSFETs(1400V 4H-SiC功率MOSFET)”；J.Tan，J.A.Cooper.Jr.和M.R.Melloch在1998年12月的IEEE Electron Device Letters，Vol.19，No.12，487-489页发表的“High-Voltage Accumulation-Layer UMOSFETs in 4H-SiC(4H-SiC中的高压积累层UMOSFETs)”；J.N.Shenoy，J.A.Cooper和M.R.Melloch在1997年3月的IEEE Electron Device Letters，Vol.18，No.3，93-95页发表的“High-Voltage Double-Implanted PowerMOSFET’s in 6H-SiC(6H-SiC中的高压双注入功率MOSFET)”；J.B.Casady，A.K.Agarwal，L.B.Rowland，W.F.Valek和C.D.Brandt在1997年6月23-25日于科罗拉多州Fr.Collins召开的IEEE DeviceResearch Conferernce上发表的“900V DMOS and 1100V UMOS 4H-SiCPower FETs (900V DMOS和1100V UMOS 4H-SiC功率FET)”；R.Schrner，P.Friedrichs，D.Peters，H.Mitlehner，B.Weis和D.Stephani的“Rugged Power MOSFETs in 6H-SiC with BlockingCapability up to 1800V(具有高达1800V的锁存能力的6H-SiC中大功率MOSFET)”(Materials Science Forum Vols.338-342，pp.1295-1298，2000)；V.R.Vathulya和M.H.White的“Characterization of Channel Mobility on Implanted SiC todetermine Polytype suitability for the Power DIMOSstructure(注入SiC的沟道迁移率表征以决定功率DIMOS结构的多型适用性)”(Electronic Materials Conference，Santa Barbara，CA，June 30-July 2，1999)；A.V.Suvorov，L.A.Lipkin，G.M.Johnson，R.Singh，J.W.Palmour的“4H-SiC Self-Aligned Implant-DiffusedStructure for Power DMOSFETs(4H-SiC功率DMOSFET的自对准注入扩散结构)(Materials Science Forum Vols.338-342，pp.1275-1278，2000)”；P.M.Shenoy和B.J.Baliga的“The Planar 6H-SiCACCUFETA New High-Voltage Power MOSFET Structure(平面6H-SiC ACCUFET一种新的高压功率MOSFET结构)”(EEE Electron DeviceLetters，Vol.
18，No.12，pp.589-591，December 1997)；Ranbir Singh，Sei-Hyung Ryu和John W.Palmour的“High Temperature，HighCurrent，4H-SiC Accu-DMOSFET(高温、大电流4H-SiC Accu-DMOSFET)”(Materials Science Forum Vols.338-342，pp.1271-1274，2000)；Y.Wang，C.Weitzel和M.Bhatnagar的“Accumulation-Mode SiC Power MOSFET Design Issues(积累模式SiC功率MOSFET设计问题)”(Materials Science Forum Vols.338-342，pp.1287-1290，2000)；和A.K.Agarwal，N.S.Saks，S.S.Mani，V.S.Hegde和P.A.Sanger的“Investigation of LateralRESURF，6H-SiC MOSFETs(横向RESURF，6H-SiC MOSFET的研究)”(Materials Science Forum Vols.338-342，pp.1307-1310，2000)。
现存的SiC结构一般分成三类(1)沟槽或UMOSFET、(2)垂直双重注入MOSFET(DIMOSFET)和(3)横向扩散MOSFET(LDMOSFET)。这些结构中，垂直DIMOSFET结构，如图1中描述的，是硅工艺中扩散(DMOSFET)结构的变型。典型地，p型阱中注入铝或硼，源区(n+)注入氮或磷，p+区一般注入Al。在1400℃-1700℃温度下激活掺杂剂。与n+层的接触用镍(Ni)制备并被退火，与p+的接触由Ni、Ti或Ti/Al制备。两个接触都在高温下退火。栅电介质典型地是，热生长的(热SiO2)或使用低压化学气相淀积技术(LPCVD)淀积的并随后在各种环境下退火。淀积的电介质可以，是例如SiO2或是氧化物/氮化物/氧化物(ONO)叠层。
接近导带边的界面态趋于从反型层俘获电子(未被俘获时是自由电子)，使得反型层中的自由电子数目相对较小。而被俘获的电子可以在界面产生带负电的状态，其库仑散射自由电子。自由电子数目的减小和散射的增加可减小从源到漏的电流的传导，这会导致低的有效电子迁移率和高的开态电阻。多种因素对导带边附近高的态密度有贡献(1)碳或硅的悬挂键，(2)碳簇，和(3)在界面处产生薄非晶硅层的Si-Si键。见S.T.Pantelides的“Atomic Scale Engineeringof SiC Dielectric Interface”(DARPA/MTO High Power and ONRPower Switching MURI Reviews，Rosslyn，VA，August 10-12，1999)和V.V.Afanas’ev，M.Bassler，G.Pensl和M.Schulz的“IntrisicSiC/SiO2Interface States”(Phys.Stat.Sol.(a)，1997年第162卷，321-337页)。
除了高密度的界面态，多种其它机制也对反型层电子的低电子迁移率有贡献(1)掺Al的P型SiC的Al偏析，和(2)高温激活注入杂质时导致的表面粗糙。见S.Sridevan，P.K.McLarty和B.J.Baliga在1996年3月的IEEE Electron Device Letters，第17卷第3期136-138页发表的“On the Presence of Aluminum inThermal Grown Oxides on 6H-Silicon Carbide(6H-碳化硅上热生长氧化物层中的铝的存在)”和M.A.Capano，S.Ryu，J.A.Cooper，Jr.，M.R.Melloch，K.Rottner，S.Karlsson，N.Nordell，A.Powell，and D.E.Walker的“Surface Roughening in Ion Implanted4H-Silicon Carbide(离子注入4H-碳化硅的表面粗糙)”(Journalof Electronic Materials，Vol.28，No.3，pp.214-218，March，1999)。Purdue大学的研究者总结了反型层电子迁移率和注入激活温度之间存在的直接关系。该研究概括得出越低的掺杂剂激活温度(1200℃)导致越高的电子迁移率，以及越高的激活温度(1400℃)导致越低的电子迁移率。见M.K.Das，J.A.Cooper，Jr.，M.R.Melloch，和M.A.Capano的“Inversion Channel Mobility in 4H-and6H-SiCMOSFETs(4H-和6H-SiC MOSFET中的反型沟道迁移率)”(IEEESemiconductor Interface Specialists Conference，San Diego，CA，December 3-5，1998)。这些结果已在不使用p型阱的注入的横向MOSFET中获得。P型阱的注入杂质(铝或硼)一般至少需要1500℃的激活温度。
DIMOSFET的进一步困难和器件的“JFET”区域有关。如图1所示，耗尽区可以形成在环绕p型阱的n-漂移层中。因为环绕耗尽区提供电流，该耗尽区可有效地使沟道长度比p型阱结深长。已经提出可以在p型阱区之间引入注入间隔区以减轻该问题。见Vathulya等“A Novel6H-SiC DMOSFET With Implanted P-Well Spacer(新颖的具有注入p型阱空间区的6H-SiC DMOSFET)”(IEEE Electron Device Letters，Vol.20，No.7，p.354，July 1999)。如果在p型阱和n-漂移层界面形成的耗尽区延伸深入n-漂移区，该注入间隔区不延伸穿过p型阱区域，且不会显著减小JFET电阻。
发明内容
本发明的实施例提供碳化硅金属-氧化物半导体场效应晶体管(MOSFET)和碳化硅MOSFET的制造方法，该碳化硅MOSFET具有n型碳化硅漂移层、与漂移层相邻且其中含有第一n型碳化硅区的第一p型碳化硅区、和漂移层上的氧化物层。该MOSFET还具有位于n型碳化硅漂移层和第一p型碳化硅区的一部分之间的n型碳化硅限制区。一些实施例中，n型限制区的载流子浓度大于n型碳化硅漂移层的载流子浓度。
本发明的另一些实施例中，n型碳化硅限制区设于漂移层和第一p型碳化硅区的底面之间。另一些实施例中，n型限制区也设于毗邻第一p型碳化硅区的侧壁。本发明的一些实施例中，相邻于第一p型区底面的限制区的部分的载流子浓度高于相邻于第一p型区侧壁的限制区的部分。
本发明的特定实施例中，第一p型碳化硅区注入铝。
本发明的另一些实施例中在氧化物层上提供栅接触、在第一n型碳化硅层上提供源接触、和在与氧化物层相对的漂移层上提供漏接触。本发明的特定实施例中，栅接触是多晶硅(p型或n型)。另一些实施例中，栅接触是金属。一些实施例中，在漂移层和漏接触之间提供n型碳化硅衬底。
本发明的某些实施例中，通过n型碳化硅漂移层上的碳化硅外延层提供n型限制区。这些实施例中，第一p型区设于碳化硅外延层内，但不穿过该外延层。
在另外的实施例中，n型限制区由漂移层中的注入n型区提供。一些实施例中，n型限制区的厚度为约0.5um到约1.5um。在某些实施例中，n型限制区的载流子浓度为约1×1015到5×1017cm-3。
本发明的又一些实施例中，在第一p型区和第一n型区的一部分上提供n型外延层。该外延层设于第一n型碳化硅区和第一p型碳化硅区和氧化物层之间。
一些实施例中，在第一p型碳化硅区内并且与第一n型碳化硅区相邻提供第二p型碳化硅区。
本发明的另一些实施例中，提供碳化硅器件，其具有n型碳化硅漂移层和第一p型碳化硅区。第一p型碳化硅区空间上分开，并具有其间限定了第一n型碳化硅区的外围边缘。载流子浓度高于漂移层载流子浓度的第二n型碳化硅区在第一p型碳化硅区中提供，并与第一p型碳化硅区的外围边缘分隔开。在漂移层、第一n型碳化硅区和第二n型碳化硅区上提供氧化物层。载流子浓度高于漂移层载流子浓度的第三n型碳化硅区设于第一p型碳化硅区之下并且在第一p型碳化硅区和漂移层之间。在第二n型碳化硅区的部分上提供源接触。在氧化物层上提供栅接触，在与氧化物层相对的漂移层上提供漏接触。
本发明的特定实施例中，第三n型碳化硅区也设为毗邻第一p型碳化硅区的外围边缘，所述外围边缘限定了第一n型碳化硅区。本发明的某些实施例中，第一n型碳化硅区和第三n型碳化硅区由漂移层上的第一n型碳化硅外延层提供，且在第一n型碳化硅外延层中提供第一p型碳化硅区。本发明的其它实施例中，第三n型碳化硅区由漂移层中的注入n型区提供。
本发明的一些实施例中，第一n型碳化硅区是漂移层的一个区域。另一些实施例中，第一n型碳化硅区的载流子浓度可以比漂移层的载流子浓度高，且可比第三n型碳化硅区的载流子浓度低。
本发明的进一步的实施例中，在第一p型区和第一n型碳化硅区上提供碳化硅外延层。
本发明的其它实施例中，在漂移层和漏接触之间提供载流子浓度比漂移层高的n型碳化硅层。这些实施例中，n型碳化硅层可以是n型碳化硅衬底。
在进一步的实施例中，在第一p型碳化硅区中提供第二p型碳化硅区。
本发明的一些实施例中，第三n型碳化硅区的厚度为约0.5um到约1.5um，载流子浓度为约1×1015到约5×1017cm-3。
本发明的另一些实施例中，提供碳化硅器件，其具有n型碳化硅漂移层、分隔开的p型碳化硅阱区、以及阱区和漂移层之间的n型碳化硅限制区。在特定实施例中，n型限制区位于分隔开的p型阱区之间。一些实施例中，n型限制区的载流子浓度高于漂移层的载流子浓度。另一些实施例中，n型限制区由漂移层上的碳化硅外延层提供，且p型阱区设在外延层中但不穿透该外延层。
同时提供根据本发明实施例的器件的制备方法。
图1是常规DIMOSFET的剖面图；图2A是根据本发明实施例的SiC MOSFET的剖面图；图2B是根据本发明实施例的SiC MOSFET的剖面图；图3是根据本发明另外的实施例的SiC MOSFET的剖面图；图4A-4H阐述了根据本发明不同实施例的制造MOSFET的工艺步骤；图5A-5D阐述了根据本发明另外的实施例的制造MOSFET的工艺步骤；图6A和6B是常规DIMOSFET的模拟结果，其说明了所模拟器件的开态电阻和氧化物场电压与p型阱区间隙的关系；图7A和7B是具有注入间隔区(implanted spacer)的DIMOSFET的模拟结果，其说明了所模拟器件的开态电阻和氧化物场电压与p型阱区间隙的关系；图8A和8B是根据本发明实施例的DIMOSFET的模拟结果，其说明了所模拟器件的开态电阻和氧化物场电压与p型阱区间隙的关系；图9A和9B是实验获得的具有注入间隔区(图9A)的DIMOSFET和根据本发明实施例的DIMOSFET(图9B)的I-V曲线；以及图10A和10B是实验获得的具有注入间隔区的DIMOSFET(图9A)和根据本发明的实施例的DIMOSFET(图9B)的反偏漏电流曲线。
具体实施例方式
现在参照附图更加全面地描述本发明，附图中示出了本发明的优选的实施例。然而，本发明可以以许多不同的形式实施，而不应限于这里的实施例；相反，提供这些实施例是为了使该公开全面而彻底，并向本领域技术人员完整地传达本发明的范围。附图中，为清楚阐述本发明的大致结构，各层和区域的尺寸被放大。相似的数字始终指示相似的元件。将会了解到，当例如层、区域或衬底的元件被称为在另一元件“之上”时，它可以直接在另一元件之上，也可以有插入元件。相反，当元件被称为直接在另一元件之上，其间没有插入元件。
本发明的实施例提供碳化硅MOSFET和/或制备碳化硅MOSFET的方法，该碳化硅MOSFET可以减小器件的开态电阻。然而发明者不希望被任何操作理论限制，人们认为通过减小MOSFET的p型阱下的耗尽区，电流通路的长度可以减小，因此和相同尺寸的常规MOSFET相比，器件的开态电阻可以减小。而且，通过减小JFET间隙中的耗尽区，通过减小JFET间隙的尺寸可以减小器件的尺寸。
根据本发明实施例的MOSFET在图2A中阐述。如图2A所示，本发明的特定实施例中，轻掺杂的碳化硅n-漂移层12位于可选的碳化硅n+层10之上。n-漂移层12可以是衬底或碳化硅外延层，并且例如可以是4H多型碳化硅。某些实施例中，n-漂移层12的载流子浓度为约1014到约5×1016cm-3。而且，本发明的一些实施例中，漂移层12的厚度为约5μm到约150μm。而且，n+层10可以是注入的层或区域、外延层或衬底。一些实施例中，n+层的载流子浓度为约1018到约1021cm-3。
在漂移层12上提供载流子浓度更高的n型碳化硅区26。区域26的载流子浓度高于漂移层12的载流子浓度，并提供位于p型阱20底面20a和漂移层12之间的JFET限制区26a的一个实施方式。区域26可通过外延生长或注入提供。本发明的某些实施例中，区域26的厚度为约0.5μm到约1.5μm。同样，区域26的载流子浓度可为约1015到约5×1017cm-3。区域26可以具有均匀载流子浓度或者非均匀载流子浓度。
进一步参看图2A，空间分离的p型碳化硅区域在区域26中提供p型阱20。p型阱20被注入成延伸到区域26但不穿透区域26，使得在p型阱20的底面20a和漂移层12之间提供载流子浓度更高的n型碳化硅区26a。特定的实施例中，在p型阱之间的间隙21中的区域26的部分的载流子浓度高于漂移层12的载流子浓度。本发明的其它实施例中，在p型阱20之间的间隙21中的区域26的部分的载流子浓度和漂移层12的相同。这样，与p型阱20侧壁相邻的区域26的部分的载流子浓度可等于或者高于漂移层12的载流子浓度，而与p型阱20的底面20a相邻的区域26的部分26a的载流子浓度比漂移层12的高。在特定的实施例中，p型阱20的载流子浓度为约1016到约1019cm-3。而且，p型阱20可以提供约0.3μm到约1.2μm的结深。
图2B中说明了本发明实施例的一个例子，其中，间隙21和p型阱20下的区域具有不同的载流子浓度。参见图2B，在p型阱20底面下以及p型阱20和漂移层12之间设有区域26’以提供JFET限制区。然而，在p型阱20之间的间隙21中提供漂移层12。例如，可通过在漂移层12中使用掩膜注入n型区域26’和注入p型阱20提供区域26’，使得漂移层12中p型阱20的深度比漂移层12中区域26’的最大深度小。类似地，n阱可以在漂移层12中形成，p型阱20可以在n阱中形成。
一些实施例中，p型阱20被注入Al，并在至少约1500℃的温度下退火。然而，也可使用其它适当的p型掺杂剂提供p型阱20。p型阱20的掺杂分布可以是基本均匀的分布、逆行分布(掺杂随深度增加)或者p型阱可以全部被掩埋(一些n型碳化硅在p型阱20之上)。一些实施例中，p型阱20的载流子浓度为约1×1016到约1×1019cm-3，并可以延伸到区域26或者n-漂移层12中约0.3μm到约1.2μm。虽然可以使用各种p型掺杂剂，但一些实施例中使用Al是因为硼在超过1500℃的温度下退火时趋于扩散几个微米以上。因此，难以控制p型阱20(可称为JFET区域21的区域)之间的精确间隙和/或p型阱20的深度。如果间隙太高，当器件处于闭锁状态时，栅极氧化物层中的电场就变得太高。然而，如果间隙太窄，JFET区域21的电阻就变得很高。因此，优选约1μm到约10μm的间隙。给定器件的具体间隙取决于所需要的器件闭锁电压和开态电阻。
n+碳化硅区24和可选的p+碳化硅区22放置在p型阱20中。一些实施例中，n+碳化硅区24与毗邻JFET区域21的p型阱20的边缘被隔离开约0.5μm到约5μm。n+碳化硅区24的掺杂浓度可为约5×1018cm-3到约1021cm-3，并可延伸到p型阱20内约0.1μm到约0.8μm的深度，但该深度比p型阱20的深度浅。适当的n型掺杂剂包括磷和氮或其它本领域技术人员熟知的n型掺杂剂。可选的p+碳化硅区22可毗邻n+碳化硅区24，并与p型阱20的边缘相对。p+碳化硅区22的掺杂浓度为约5×1018cm-3到约1021cm-3，并可延伸到p型阱20内约0.2μm到约1.2μm的深度，但该深度比p型阱20的深度浅。
栅极氧化物28至少在n碳化硅区24之间延伸，并且其上具有栅接触32。一些实施例中，栅极氧化物28可以是热生长氧化物并在NO或N2O下退火或是氧化物/氮化物/氧化物(ONO)，其中，第一氧化物是热氧化物并且随后进行NO或N2O退火。栅接触材料可以是任何合适的接触材料。一些实施例中，栅接触材料是钼或p型多晶硅。P型多晶硅适用于一些实施例，因为其具有高的功函数。栅极氧化物28的厚度可依赖于栅接触32材料的功函数。然而，一般而言，约100到约5000的厚度是优选的。
还提供漏接触34和一个或多个源接触30。源接触30，在一些实施例中由镍(Ni)、钛(Ti)、铂(Pt)或铝(Al)、这些材料的组合和/或其它合适的接触材料形成，并可在约600℃到约1000℃的温度下退火，例如825℃，以提供与p+区22和n+区24的欧姆接触。漏接触34可以是Ni或Ti或适合形成n型碳化硅的欧姆接触的其它材料。
p+区域22和n+区域24的接触可以使用不同的或相同的接触材料。而且，虽然图中没有示出，可以在一个或多个接触上提供一层或多层金属覆盖层。提供金属覆盖层的技术和材料对于本领域技术人员来说是很熟悉的，这里不做进一步讨论。
图3说明了本发明另外可供选择的实施例，其中使用再生长外延层。如图3所示，在注入和退火p型阱20之后，在p型阱20上再生长碳化硅薄层27，该薄层27延伸跨越JFET区域中的区域26。图2B中所示的实施例可以修改成包括这样的再生长外延层，该再生长外延层是注入和退火p型阱之后在p型阱20上再生长的，并延伸跨越JFET区域内的漂移层12。n+碳化硅区24可以形成为穿过再生长碳化硅层27和/或先于再生长形成。一些实施例中，再生长碳化硅层27的厚度可为约0.05μm到约1μm。再生长碳化硅层27可以是n型碳化硅。某些实施例中，再生长碳化硅层27的掺杂浓度为约5×1014cm-3到约5×1017cm-3。
进一步参看图3，因为再生长碳化硅层27，接触窗口设成穿透碳化硅层27，以提供与可选的p+区域22或p型阱20(如果p+区域22不存在)的接触30’。接触30’可以由上述任何适用于形成欧姆接触的材料形成。
虽然图2A、2B和3说明了作为分立器件的本发明的实施例，本领域技术人员应理解，图2A、2B和3可以认为是具有多个单元的器件的单元。这样，例如，通过沿着它的中轴线(图2A、2B和3中的垂直轴)分割器件，并绕图2A、2B和3中所示的器件的外围轴(图2A，2B和3中所述的器件的垂直边)旋转分离后的器件，可将另外的单元结合到图2A、2B和3所示的器件。相应地，本发明的实施例包括例如图2A、2B和3中示出的器件，也包括具有多个并入了图2A、，2B和3中所示的JFET限制区的单元的器件。
现在将参照图4A-4H和5A-5D描述根据本发明的实施例的具有由外延层提供的JFET限制区的器件的制作。根据本公开，本领域技术人员将了解到，本发明的具有由注入提供的JFET限制区的实施例可以通过修改这里描述的操作以获得前述注入区域而获得。
参见图4A，在漂移层12上形成n型碳化硅外延层26。n型外延层26可形成为具有前述的厚度和掺杂水平。见图4B，在n型外延层26上形成并图形化掩膜100，杂质被注入到n型外延层26以提供p型阱20。注入的杂质可以注入到上面所述的深度，且在激活时提供所需的载流子浓度。或者，可以在n+碳化硅衬底上提供漂移层12。这样的实施例中，可由衬底提供下面描述的n+层。
见图4C，除去掩膜100，形成并图形化掩膜104，使用104掩膜注入n型杂质以提供n+区域24。形成掩膜104以提供p型阱20边界和n+区域24之间所需的间隙，该间隙限定了短沟道26的沟道长度。合适的n型杂质包括氮和磷。而且，可以注入杂质以提供这里描述的n+区域24的尺寸和载流子浓度。
图4D阐述了可选p+区的形成。除去掩膜104，形成并图形化掩膜106，利用掩膜106注入p型杂质以形成p+区域22。可以注入p型杂质，以提供这里描述的p+区域22的尺寸和载流子浓度。一些实施例中，p型杂质是铝，然而，也可使用其它合适的p型杂质。
图4E描述了掩膜106的去除，和n+层10的产生，n+层10可以通过在衬底中背注入n型杂质而形成，或者它可以是外延层或衬底本身且可以先于图4A形成。该结构也在约1200℃到约1800℃的温度下退火约30秒到约24小时以激活注入的p型或n型杂质。可选地，该结构可以被覆盖介电层，例如SiO2或Si3N4，以在退火过程中保护该结构。或者，在栅极氧化物在形成之后退火以改善SiC/SiO2界面的实施例中，可以通过该退火提供杂质的激活。
图4F示出了栅极氧化物28的形成。栅极氧化物可以是热生长的，并且可以是氧氮化物(nitrided oxide)和/或可以是其它氧化物。氮氧化物可以是任何合适的栅极氧化物，然而在某些实施例中，使用SiO2、氮氧化物(oxynitride)或ONO。可以在形成栅极氧化物或ONO栅电介质的初始氧化物之后，在N2O或NO中退火，以减少SiC/氧化物界面的缺陷密度。特定的实施例中，通过热生长或淀积形成栅极氧化物，然后在N2O环境下退火，退火温度大于约1100℃，流量为约2到约8SLM，该流量可以提供约11到约45秒的N2O初始停留时间。下述共同转让的专利申请描述了在碳化硅上的氧化物层的形成和退火名为“Method of N2O Annealing an Oxide Layer on a Silicon CarbideLayer(碳化硅层上氧化物层的N2O退火方法)”的美国专利申请No.09/834,283；于2001年5月30日提交的名为“Method of N2OGrowth of an oxide layer on a Silicon Carbide Layer(碳化硅层上氧化物层的N2O生长方法)”的美国临时申请No.60/237,822；于2001年10月1日提交的名为“Method Of NO Growth Of An OxideOn A Silicon Carbide Layer(碳化硅层上氧化物的NO生长方法)”的美国专利申请No.09/968,391；和/或于2001年10月26日提交的名为“Method Of Fabricating an Oxide Layer on a Silicon CarbideLayer Utilizing an Anneal in a Hydrogen Environment(使用氢气环境下退火的碳化硅层上制备氧化物层的方法)”的美国专利申请No.10/045,542，这些公开此处全部引用作为参考，如同在此阐述了其全文。
另外也可以使用下文中描述的N2O生长氧化物J.P.Xu，P.T.Lai，C.L.Chan，B.Li和Y.C.Cheng的“Improved Performanceand Rehability of N2O-Grown Oxynitride on 6H-SiC(6H-SiC上N2O生长氮氧物的改善的性能和可靠性)”(IEEE Electron DeviceLetters，Vol.21，No.6，pp.298-300，June 2000)。也可使用L.A.Lipkin和J.W.Palmour的“L6w interface state density oxideson p-type SiC(p型SiC上的低界面态密度的氧化物)”(MaterialsScience Forum Vols.264-268，pp.853-856，1998)中描述的技术。或者，对于热生长氧化物，随后对热生长SiO2层进行NO退火以减小界面俘获密度，这下述文献做了描述M.K.Das，L.A.Lipkin，J.W.Palmour，G.Y.Chung，J.R.Williams，K.McDonald和L.C.Feldman，的“High Mobility 4H-SiC Inversion Mode MOSFETs UsingThermally Grown，NO Annealed SiO2”(IEEE Device ResearchConference，Denver，CO，June 19-21，2000)；G.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，R.A.Weller，S.T.Pantelides，L.C.Feldman，M.K.Das，和J.W.Paimour的“ImprovedInversion 30 Channel Mobility for 4H-SiC MOSFETs FollowingHigh Temperature Anneals in Nitric Oxide”(IEEE ElectronDevice Letters接收待发表)；以及G.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，M.Di Ventra，S.T.Pantelides，L.C.Feldman和R.A.Weller的“Effect of nitric oxide annealingon the interface trap densities near the band edges in the 4Hpolytype of silicon carbide”(Applied Physics Letters，Vol.76，No.13，pp.1713-1715，March 2000)。可以如于2001年6月11日提交的名为“High Voltage，High Temperature CapacitorStructures and Methods of Fabrication”的美国专利申请No.09/878,442中描述的方法提供一氧化氮，该专利的公开此处全部引用作为参考，如同在此阐述了其全文。
图4G描述了栅接触32的形成。如上所述，栅接触32可以是p型多晶硅和/或其它适当的接触材料，并且可以使用本领域技术人员熟悉的技术形成和图形化栅接触32。或者，图4F的氧化物层28和栅接触32可以同时形成和图形化。最后，图4H分别示出了源和漏接触32和34的形成，它们可以通过蒸发淀积、溅射或其它本领域技术人员熟知的技术制作。某些实施例中，源和漏接触32和34是镍，其形成后在约825℃下退火以改善欧姆接触特性。
图5A到5D描述了根据本发明的使用再生长外延层的可选实施例的器件制造过程。器件的制备操作和参照图4A到4E所描述的相同，后续的操作在图5A中示出。参看图5A，在图4E结构上形成n型外延层27。可以在退火激活掺杂剂之前或之后提供该生长。外延层27图形化成在注入区域24之间延伸，见图5B。图5B还示出了栅极氧化物28的形成。一些实施例中，栅极氧化物28是热生长的，并且可以是氧氮化物。氧氮化物可以是任何合适的栅极氧化物，然而，SiO2、氮氧化物或ONO是优选的。可以按照参考图4F的前述描述进行栅极氧化物的制作。
图5C示出了源接触30’的形成。见图5C，在栅极氧化物28中对应于p+区域22和/或n+区域24的位置开窗口。随后在窗口中形成接触30’。图5D示出了栅接触32和源接触30’的形成。或者，图5D中的氧化物层28和栅接触32可以一起形成。这样，可以先于对源接触开窗口而形成栅接触。如上所述，栅接触32可以是p型多晶硅或其它合适的接触材料，且可以用本领域技术人员已知的技术形成。源接触30’可以通过蒸发淀积、溅射或其它本领域技术人员已知的技术形成。最后，图5D还阐述了漏接触34的形成，其可以通过蒸发淀积、溅射或其它本领域技术人员已知的技术形成。某些实施例中，源和漏接触30’和34是镍，其在形成后在约600℃到约1000℃的温度退火，例如在约825℃下退火，以改善欧姆接触特性。
除了这里描述的实施例，也可在DMOSFET中提供如下述专利中所述的JFET限制区的实施例，该申请为于2001年7月24日提交的，名为“Silicon Carbide Power Metal-Oxide Semiconductor FieldEffect Transistors Having a Shorting Channel and Methods ofFabricating Silicon Carbide Metal-Oxide Semiconductor FieldEffect Transistors Having a Shorting Channel(具有短沟道的碳化硅功率金属-氧化物半导体场效应晶体管和具有短沟道的碳化硅功率金属-氧化物半导体场效应晶体管的制造方法)”的美国专利申请No.09/911,995，该申请的公开此处引用作为参考，如同在此阐述了其全文。
尽管已经参照具体的操作顺序描述了本发明的实施例，本领域技术人员应该知道，该顺序内的某些操作可以改变且仍然获益于本发明的示范。例如，本发明的特定实施例中，n+区域24和p+区域22的形成可以互换。因此，本发明不应被理解成严格受限于此处描述的操作顺序。
图6A到8B是各种DMOSFET结构的二维模拟结果，示出了开态电阻或氧化物场强与JFET间隙距离的关系。图6A和6B是常规DMOSFET的模拟结果，该DMOSFET具有6×1014cm-3和115μm厚的漂移层和10μm宽的p型阱，p型阱延伸到漂移层中0.75μm。图7A和7B是一DMOSFET的模拟结果，该DMOSFET具有6×1014cm-3和115μm厚的漂移层和10μm宽的p型阱，p型阱延伸到漂移层中0.75μm，以及5×1015cm-3的注入间隔区延伸到漂移层中0.75μm。图8A和8B是根据本发明的实施例的DMOSFET模拟结果，该DMOSFET具有6×1014cm-3和115μm厚的漂移层，10μm宽的p型阱，p型阱延伸到5×1015cm-3的、厚度为1.75μm的外延层中0.75μm。参见图6A到8B，本发明实施例可以为给定最大氧化物电场提供更窄的JFET间隙，同时减小了开态电阻。
图9A是为根据本发明实施例的没有JFET限制区的DMOSFET的测量的I-V曲线，图9B是为根据本发明实施例的具有JFET限制区的DMOSFET的测量I-V曲线。参考图9A和9B，测量的开态电阻从266mΩ-cm2减小到189mΩ-cm2。而且，图10A是为根据本发明实施例的没有JFET限制区的DMOSFET测量的漏极漏电流曲线，图10B是为根据本发明实施例的具有JFET限制区的DMOSFET测量漏极漏电流曲线。参看图10A和10B，两个器件的击穿电压都在3150V以上。
在附图和说明书中，已经公开了本发明的典型的优选实施例，尽管使用了特定术语，它们仅用作泛指和说明用，并不是为了限制。
权利要求
1.一种碳化硅金属-氧化物半导体场效应晶体管单元，包括n型碳化硅漂移层；与该漂移层相邻的第一p型碳化硅区；第一p型碳化硅区中的第一n型碳化硅区；漂移层、第一p型碳化硅区、和第一n型碳化硅区上的氧化物层，；以及位于漂移层和第一p型碳化硅区的一部分之间的n型碳化硅限制区，其中n型限制区的载流子浓度比漂移层的载流子浓度高。
2.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，所述第一p型碳化硅区的部分与第一p型碳化硅区的底面相邻。
3.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，n型限制区毗邻第一p型碳化硅区的侧壁。
4.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，n型限制区包括毗邻第一p型碳化硅区底面放置的第一部分，和毗邻第一p型碳化硅区侧壁放置的第二部分，其中，第一部分的载流子浓度比第二部分的载流子浓度高。
5.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，第一p型碳化硅区注入铝。
6.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，进一步包括氧化物层上的栅接触；第一n型碳化硅区上的源接触；和与氧化物层相对的漂移层上的漏接触。
7.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，n型限制区包括n型碳化硅漂移层上的碳化硅外延层。
8.根据权利要求7的碳化硅金属-氧化物半导体场效应晶体管单元，其中第一p型区置于碳化硅外延层中，但不穿透该外延层。
9.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，n型限制区的厚度为约0.5μm到约1.5μm，且载流子浓度为约1×1015到约5×1017cm-3。
10.根据权利要求6的碳化硅金属-氧化物半导体场效应晶体管单元，其中，栅接触包括多晶硅或金属。
11.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，进一步包括第一p型碳化硅区和第一n型区域一部分上的n型外延层，并且该n型外延层位于第一n型碳化硅区和第一p型碳化硅区以及氧化物层之间。
12.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，其中，n型限制区包括漂移层中的注入n型区。
13.根据权利要求6的碳化硅金属-氧化物半导体场效应晶体管单元，进一步包括位于漂移层和漏接触之间的n型碳化硅衬底。
14.根据权利要求1的碳化硅金属-氧化物半导体场效应晶体管单元，进一步包括位于第一p型碳化硅区内并毗邻第一n型碳化硅区的第二p型碳化硅区。
15.一种碳化硅金属-氧化物半导体场效应晶体管，包括n型碳化硅漂移层；与该漂移层相邻的第一p型碳化硅区；位于第一p型碳化硅区的外围边缘之间的第一n型碳化硅区；第一p型碳化硅区中的第二n型碳化硅区，其中第二n型碳化硅区的载流子浓度高于漂移层的载流子浓度，并与第一p型碳化硅区的外围边缘分隔开；漂移层、第一n型碳化硅区、和第二n型碳化硅区上的氧化物层；位于第一p型碳化硅区之下并在第一p型碳化硅区和漂移层之间的第三n型碳化硅区，其中第三n型碳化硅区的载流子浓度比漂移层的载流子浓度高；第二n型碳化硅区的部分上的源接触；氧化物层上的栅接触；和与氧化物层相对的漂移层上的漏接触。
16.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第三n型碳化硅区与第一p型碳化硅区的外围边缘相邻。
17.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第一n型碳化硅区和第三n型碳化硅区包括漂移层上的n型碳化硅外延层，且其中第一p型碳化硅区在该n型碳化硅外延层中形成。
18.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第一n型碳化硅区包括漂移层的一个区域。
19.根据权利要求18的碳化硅金属-氧化物半导体场效应晶体管，其中，第三n型碳化硅区包括漂移层中的注入n型区。
20.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第一n型碳化硅的载流子浓度高于漂移层中的载流子浓度，且低于第三n型碳化硅区的载流子浓度。
21.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，进一步包括第一p型区和第一n型碳化硅区上的碳化硅n型外延层。
22.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，进一步包括位于漂移层和漏接触之间的n型碳化硅层，其中该n型碳化硅层的载流子浓度比漂移层中的载流子浓度高。
23.根据权利要求22的碳化硅金属-氧化物半导体场效应晶体管，其中，n型碳化硅层包括n型碳化硅衬底。
24.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，进一步包括位于第一p型碳化硅区中的第二p型碳化硅区。
25.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第三n型碳化硅区的厚度为约0.5μm到约1.5μm。
26.根据权利要求15的碳化硅金属-氧化物半导体场效应晶体管，其中，第三n型碳化硅区的载流子浓度为约1×1015到约5×1017cm-3。
27.一种碳化硅金属-氧化物半导体场效应晶体管，包括n型碳化硅漂移层；分隔开的p型碳化硅阱区；以及所述阱区和漂移层之间的n型碳化硅限制区。
28.根据权利要求27的碳化硅金属-氧化物半导体场效应晶体管，其中，n型限制区位于分隔开的p型阱区之间。
29.根据权利要求27的碳化硅金属-氧化物半导体场效应晶体管，其中，n型限制区的载流子浓度高于漂移层的载流子浓度。
30.根据权利要求27的碳化硅金属-氧化物半导体场效应晶体管，其中，n型限制区包括漂移层上的碳化硅外延层，且其中p型阱区位于该外延层中，但不穿透该外延层。
31.一种制造碳化硅金属-氧化物半导体场效应晶体管单元的方法，包括形成n型碳化硅漂移层；形成与漂移层相邻的第一p型碳化硅区；在第一p型碳化硅区中形成第一n型碳化硅区；在漂移层上形成氧化物层；和在漂移层和第一p型碳化硅区的一部分之间形成n型碳化硅限制区，其中该n型限制区的载流子浓度高于漂移层的载流子浓度。
32.根据权利要求31的方法，其中，所述第一p型碳化硅区的部分与第一p型碳化硅区的底面相邻。
33.根据权利要求31的方法，其中，形成n型限制区进一步包括形成与第一p型碳化硅区侧壁相邻的n型限制区。
34.根据权利要求31的方法，其中，形成n型碳化硅限制区进一步包括形成与第一p型碳化硅区的底面相邻的n型碳化硅限制区的第一部分；和形成与第一p型碳化硅区的侧壁相邻的n型碳化硅限制区的第二部分，其中该限制区的第一部分的载流子浓度高于该限制区的第二部分的载流子浓度。
35.根据权利要求31的方法，其中，形成第一p型碳化硅区进一步包括在该p型碳化硅区中注入铝；和在至少1500℃的温度下对该p型碳化硅区进行退火。
36.根据权利要求31的方法，进一步包括在氧化物层上形成栅接触；在第一n型碳化硅区上形成源接触；和与氧化物层相对地在漂移层上形成漏接触。
37.根据权利要求31的方法，其中，形成n型限制区包括在n型碳化硅漂移层上形成n型碳化硅外延层；在该外延层上形成掩膜；图形化该外延层以形成n型限制区。
38.根据权利要求37的方法，其中形成第一p型区包括在碳化硅外延层中但不穿透该外延层形成第一p型区。
39.根据权利要求31的方法，其中，形成n型限制区包括在漂移层中注入n型区域。
40.根据权利要求31的方法，其中，n型限制区的厚度为约0.5μm到约1.5μm，且载流子浓度为约1×1015到约5×1017cm-3。
41.根据权利要求36的方法，其中，栅接触包括多晶硅或金属。
42.根据权利要求31的方法，进一步包括形成位于第一p型区和第一n型区一部分上，且在第一n型区域和第一p型区以及氧化物层之间的n型外延层。
43.根据权利要求36的方法，进一步包括在漂移层和漏接触之间形成n型碳化硅衬底。
44.根据权利要求31的方法，进一步包括在第一p型碳化硅区中且与第一n型碳化硅区相邻形成第二p型碳化硅区。
45.一种制造碳化硅金属-氧化物半导体场效应晶体管的方法，包括形成n型碳化硅漂移层；形成与该漂移层相邻的第一p型碳化硅区；在第一p型碳化硅区的外围边缘之间形成第一n型碳化硅区；在第一p型碳化硅区中形成第二n型碳化硅区，其中，第二n型碳化硅区的载流子浓度大于漂移层的载流子浓度，并与第一p型碳化硅区的外围边缘分隔开；在漂移层、第一n型碳化硅区、和第二n型碳化硅区上形成氧化物层；和在第一p型碳化硅区和漂移层之间形成第三n型碳化硅区，其中第三n型碳化硅区的载流子浓度高于漂移层的载流子浓度；在第二n型碳化硅区的部分上形成源接触；在氧化物层上形成栅接触；和与氧化物层相对地在漂移层上形成漏接触。
46.根据权利要求45的方法，其中形成第三n型碳化硅区进一步包括形成与第一p型碳化硅区的外围边缘相邻的第三n型碳化硅区。
47.根据权利要求45的方法，进一步包括在漂移层上形成n型碳化硅外延层，其中，所述第一n型碳化硅区和所述第三n型碳化硅区由该外延层形成，且其中所述第一p型碳化硅区在该外延层中形成。
48.根据权利要求45的方法，其中，第一n型碳化硅区包括漂移层的一个区域。
49.根据权利要求48的方法，其中，形成第三n型碳化硅区包括通过在漂移层中注入n型区域形成第三n型碳化硅区。
50.根据权利要求45的方法，其中，第一n型碳化硅区的载流子浓度比漂移层中的载流子浓度高，且比第三n型碳化硅区的载流子浓度低。
51.根据权利要求45的方法，进一步包括在第一p型区和第一n型碳化硅区上形成n型碳化硅外延层。
52.根据权利要求45的方法，进一步包括在漂移层和漏接触之间形成n型碳化硅层，其中该n型碳化硅层的载流子浓度比漂移层的载流子浓度高。
53.根据权利要求52的方法，其中，n型碳化硅层包括n型碳化硅衬底。
54.根据权利要求45的方法，进一步包括在第一p型碳化硅区中形成第二p型碳化硅区。
55.根据权利要求45的方法，其中，第三n型碳化硅区的厚度为约0.5μm到约1.5μm。
56.根据权利要求45的方法，其中，第三n型碳化硅区的载流子浓度为约1×1015到约5×1017cm-3。
57.一种制造碳化硅金属-氧化物半导体场效应晶体管的方法，包括形成n型碳化硅漂移层；形成分隔开的p型碳化硅阱区；和形成所述阱区和漂移层之间的n型碳化硅限制区。
58.根据权利要求57的方法，其中，形成n型碳化硅限制区进一步包括形成位于分隔开的p型阱区域之间的n型限制区。
59.根据权利要求57的方法，其中，n型限制区的载流子浓度比漂移层的载流子浓度高。
60.根据权利要求57的方法，其中，形成n型限制区包括形成在漂移层上形成碳化硅外延层，且其中，形成分隔开的p型阱区包括在该外延层中但不穿透该外延层形成分隔开的p型阱区。
全文摘要
碳化硅金属－氧化物半导体场效应晶体管(MOSFET)可以包括n型碳化硅漂移层(12)、毗邻漂移层且其中包含第一n型碳化硅区的第一p型碳化硅区(28)、漂移层上的氧化物层、以及漂移层和第一p型区一部分之间的n型碳化硅限制区(26)。限制区的载流子浓度可以高于漂移层的载流子浓度。同时还提供了制备碳化硅MOSFET器件的方法。
文档编号H01L21/02GK1729577SQ200380106833
公开日2006年2月1日 申请日期2003年12月4日 优先权日2002年12月20日
发明者S·-H·瑞 申请人:克里公司