专利名称：半导体器件的制造方法
技术领域：
本发明涉及自定义(custom)集成电路用的逻辑阵列和制造方法。
背景技术：
众所周知的是，半导体制造中，提高器件的密度随着时间是为指数形式提高的，但这样的改进的确与造价有关系。每种新的工艺技术所需的掩膜机造价是按指数形式增加的。此外，由于晶片尺寸的增大所引起的最小制造量同时也是按照指数形式增加的。
这些变化代表了主要针对自定义(custom)产品是越来越大的挑战，自定义产品的目标倾向于减小体积、减小市场通用性，因此使产品开发的成本增加，并使制造灵活性减小，也就是说，调节是极为困难的。
自定义集成电路可分为两组。第一组包括所有各层都是自定义(custom)制造的那些器件。第二组包括至少某些通用层是可以由不同的自定义产品使用的那些器件。关于第二组公知的例子是门阵列，门阵列对于直到接触层的所有各层都使用通用层，另一个众所周知的例子是FPGA，它对于所有的层都使用通用层。这个第二组自定义的集成电路有时也称为半自定义(semi-custom)的器件，因为它们的适用性较宽。大多数情况下，这种器件中的通用层是一种重复阵列形式的图形结构。
相对于市场成本和规模经济来说，在多种应用中，使用一般的多层可节省单个自定义产品的成本。Santa Clara(California)的文章“1996芯片快递”介绍了一种被称作CX2000的逻辑阵列，它所采用的基本逻辑单元等效于约4个逻辑门。在较后时间的Sunnyvale(California)的文章“光速半导体”中，介绍了他们的“3代模块阵列”产品系列。这些比较先进的逻辑阵列都使用了一般的多层，对于某些金属层，如接触层、金属层1、通孔层1、金属层2，在大多数情况下都包括重复的图形。这些类型的逻辑阵列有时被称为模块阵列，所需要的自定义层较少。SanJose(California)的eASIC在2000年9月介绍了一种极为先进的模块阵列技术。
这种逻辑阵列技术使用一般的多层，如金属层1和金属层2确定逻辑阵列，并且结合一般的多层，如金属层3和金属层4提供通用的连接fabric网络。通用的连接fabric网络由重复的图形组成，这些图形也是按阵列形式构成的。这样的布置，可以进一步减少设计自定义所需自定义层数。美国专利US 6,331,790中描述的eASIC技术正趋向实现把自定义掩膜的数目减至最小的目的，并且只要求单个自定义通孔掩膜。
逻辑阵列技术基于通用的fabric网络，通用的fabric网络是在自定义阶段为特定的设计而定制的。因为在设计中，逻辑的数目和每个逻辑的存储器数目明显都是可变的，所以逻辑阵列的销售人员建立了包含多个“母片”的各种产品系列，它们可覆盖一定范围的逻辑和存储器容量的选项。还有，提供含最小数目的一组母片，使所述最小数目的这组母片可以提供设计的最大数目的母片所能产生的良好吻合，这总是一种挑战。
1998年3月颁给Sato Shinji Sato的美国专利US 4,733,288公开了一种方法，用以“提供一种门阵列大规模集成芯片，其中每个芯片按照电路设计都有所需大小和所需数目的门”。该专利引用的参考文献中所介绍的现有技术给出利用通用结构实现不同大小的自定义器件的几种可替换的方法。
阵列结构要能适应可改变大小的目标。提供可变大小的器件的困难在于需要提供I/O单元和连接器件到组件的相关的连接盘。为了克服这个限制，Sato提出一种方法，其中I/O单元可以由也被用于通用逻辑门的晶体管构成。Anderson提出过类似的方法。1998年6月授予Anderson等人的美国专利US 5,217,916公开了一种使用晶体管门单元的可配置的逻辑门，它与预先确定的边界无关(无边界的)。这种可配置的逻辑门的单元类型与用于逻辑线路的单元类型相同，可服务于输入和输出功能部件。因此，可以把所述输入和输出功能部件放在为特定应用而确定尺寸的逻辑阵列周围。这种方法对于使用与逻辑线路所用晶体管相同的晶体管的I/O单元提出了严格的限制，并且不允许对于I/O使用较高的操作电压。
1998年2月24日授予Padmananabhan等人的美国专利US 5,721,151建议使用连续数目的微阵列，每个微阵列都由一个常规结构的I/O阵列包围，但这些微阵列之间相互连接，从而形成“复合阵列”。Padmananabhan提出几种使用在“复合阵列”内部终止的I/O的方法，以便从一个微阵列向另一微阵列传递信号，或者准备使用凸起和倒装芯片技术进行焊接。Padmananabhan提出的方法具有几个严格的限制。例如，每个微阵列都由I/O阵列包围，导致的结果是微阵列相当大，这样才可以允许逻辑线路晶体管与I/O晶体管有一个合理的比例。这导致美国专利US 5,721,151的建议产生“未被使用的宏阵列，它们被切掉并丢弃”。
本发明正在寻求克服现有技术众多限制的办法。本领域中公知的是，I/O和连接盘不必在半导体器件的边缘。半导体器件可以采用Miller在美国专利US 3,401,126和US 3,429,040中描述的倒装芯片或c4(可控的折叠芯片连接)技术。这种技术在IBM的主框架计算机模块中已被使用了30多年。在这些处理方法中，在芯片的表面上的一个区域阵列中使用连接盘，被称为区域连接，并可以使用I/O单元，被称为在区域连接盘附近放置的区域I/O。本领域中公知的倒装芯片使用一个附加的最终金属层，称作重新分配层，可使器件I/O正确地分配在区域连接盘上。
发明内容
本发明旨在提供一种用于制造半导体器件的新方法，这种方法是自定义产品迫切需要的。本发明建议使用直接写入电子束，并结合使用连续的逻辑阵列。所述连续阵列使用具有区域连接盘的区域I/O，因此，能够实现可变大小的设计，并按各种不同的重复数目将这样的区域I/O放置在晶片上。本发明提供的解决方案用以挑战当前通用的半导体制造方法中存在的高额掩膜机成本和低下的灵活性。本发明的一个附带优点是，它使得制造提供可接受范围之母片所需的许多不同掩膜机的高额成本得以被降低。本发明在多方面对现有技术作出改进，其中包括半导体器件的构造方式，以及与制造半导体器件的方法有关的方面。
现有技术反映出的动机在于使器件的大小与自定义(custom)的应用良好的吻合，从而在浪费硅的方面实现了节省。本发明反映出的动机在于实现节省掩膜的投资成本，否则就要求把成本放在母片准确设置的就位方面。本发明还试图提供在自定义器件中加入存储器模块的能力。本发明提供一种方法，用于在所需逻辑线路和存储器的数量方面自定义所述器件。
本发明的主要之点是使用区域I/O提供连续的fabric网络。这种连续的fabric网络提供由连续的逻辑线路和I/O组成的连续地形(terrain)，还提供与具有特殊功能，像PLL和SERDES功能的小岛(islands)混合进入存储器的连续地形的能力。本发明表明利用区域I/O和重新分配层，可以克服现有技术的许多限制。因此，可以给出比较高水平的灵活性。本发明还建议使用模块阵列，由此使附加层，如金属层1和金属层2都成为通用的多层，并且可能成为这样的无边界的地形的一部分。另外，本发明还建议使用分段的线路，由此使某些连接层也成为连通的层，并且可能成为这样的连续的地形的一部分。在这样的结构中，只有几层需要自定义，而大多数的层都是通用的层，主要由重复的图形组成。本发明的一个优选实施例是由单个自定义通孔层可自定义的连续地形(terrain)。再有，本发明建议对于这样的几个自定义层使用直接写入电子束。本发明的一个优点是在连续地形(terrain)上使用直接写入电子束，在同一个晶片上提供不同的产品类型，各种不同类型的产品有不同数量的的产品单元。当前的极大尺寸的晶片允许在单个晶片上建立几百个器件单元，每个器件单元都是不同的类型。因此本发明可以提供“请求式”半导体器件制造，其中，一个客户可以得到一种类型器件的几个单元，以此作为样品，而另外一个客户可以得到几百个器件进行小批量生产，所有这些器件都来自单个晶片制造过程。
为了能够利用无边界地形得到这种水平的灵活性，本发明建议使用诸如直接写入电子束这样的设备，以及使用诸如基于激光的切割的设备的高度灵活的切割技术来切割晶片，进行晶片水平的自定义。这样的设备允许对于要求沿整个直线从一个晶片边缘到另一个晶片边缘的晶片混合匹配使用各种电路片大小，这与在半导体工业中通用的锯切割不同。本发明的另一个优点在于，使用了区域连接盘和均匀的连接盘地形，因此对于各种不同的器件都可能使用单个探针卡(probe card)。
本发明还试图提供一种改进的包括无边界逻辑阵列和I/O的半导体器件；并且提供用于重新分配至少某些区域I/O的重新分配层。
最好使用某些连接盘连接半导体器件和其它的器件，并且至少重叠逻辑阵列的一部分或者区域I/O的一部分。
所述半导体器件最好还包括无边界存储器阵列。所述逻辑阵列最好包括模块阵列。逻辑阵列最好包括在逻辑阵列内部的互连，其中的逻辑阵列互连包括金属层和通孔层，其中至少一个金属层包括大体上重复的图形。
而且，按照本发明的一种实施例，所述逻辑阵列互连至少包括两个金属层，每个金属层具有大体上重复的图形。另外，按照本发明的另一实施例，所述逻辑阵列互连至少包括3个金属层，其中用于互连的各个部分具有大体上重复的图形。可能出现的情况是，相对于逻辑阵列按照非包围的方式定位区域I/O。优选地是，所述逻辑阵列包括一个重复模块，并且，相对于至少一个重复模块按照非包围的方式定位其中的区域I/O。区域I/O中的至少一个是一个可配置的I/O，这样的可配置的I/O包括至少一个金属层，对于所有的I/O配置，这个金属层都相同。
按照本发明的优选实施例，提供一种制造半导体器件的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用于重新分配至少某些区域I/O。
最好还包括如下步骤形成连接盘，用以将连接半导体器件到另外的半导体器件，其中至少一个连接盘重叠逻辑阵列的至少一部分，或者区域I/O的至少一部分。
最好还包括如下步骤在逻辑阵列上放置并定向特定的设计图案，并按照放置和定向步骤为逻辑阵列的所用部分的边缘产生标记。
标记步骤最好还包括光刻，而且，最好还包括如下步骤按照标记将半导体基板切成小片。
优选地是，切片步骤包括激光切片步骤。
按照本发明的另一个优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；形成无边界逻辑阵列，其中包括一个存储器阵列和多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O以便形成器件组件。
最好还包括如下步骤在逻辑阵列和存储器阵列上放置并定向特定的设计图案，并且按照放置和定向步骤为逻辑阵列和存储器阵列的所用部分的边缘产生标记。
标记步骤最好包括光刻，并且还包括如下步骤按照标记将半导体基板切成小片。
优选地是，切片步骤包激光切片。作为选择，可以使用直接写入电子束实现这样的标记步骤。
按照本发明的另一个优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O以便形成器件组件，并且其中的逻辑阵列包括一个模块阵列。
这样的逻辑阵列最好包括一个重复芯部，并且其中所述形成无边界逻辑阵列的步骤包括如下步骤在所述芯部内定位所说的区域I/O，并且其中至少一个区域I/O是可配置的I/O，可配置的I/O包括至少一个金属层，这个金属层对于所有的I/O配置来说都是相同的。
作为另一种可供选择的方式，制造集成电路晶片的方法包括上述制造半导体器件的方法之一，而且还包括如下步骤在所述逻辑阵列上放置并定向被称为A′的特定图案，以及放置并定向被称为B′的第二特定图案；并且其中放置图案A′的晶片位置与放置图案B′的晶片位置无关。
在本发明的另一个实施例中，半导体晶片包括无边界的逻辑阵列；其中的无边界的逻辑阵列包括含有逻辑单元和I/O单元的重复模块；以及，用于重新分配与组件中所用的连接盘相连的至少某些I/O单元的一个重新分配层。
最好将I/O单元安排在间隔开的平行线内。优选地是，所述间隔开的平行线分开至少为0.2mm，但小于3mm。
在本发明的另一个实施例中，所述重复模块包括至少3个金属层。在另外的可供选择的替换例中，至少一层金属层包括重复图形。还有，在另一种可供选择的替换例中，至少两层金属层中包括重复图形。
在本发明的另一实施例中，所述半导体器件还包括附加的自定义层，用于在晶片上形成特定的电路片大小。
在又一个实施例中，所述附加的自定义层被安排成可在晶片上形成至少两个不同的电路片大小。
按照本发明的另一实施例，半导体器件包括重复的I/O单元，其中通过只使用自定义的通孔层就可以针对不同的功能自定义重复的I/O单元。
另外，所述器件还包括重复的逻辑单元，其中通过只使用自定义的通孔层就可以自定义所述器件。
于是，按照本发明的另一个优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O以便形成器件组件，而且，其中的逻辑阵列是通过金属层和和通孔层互连的，其中至少一个金属层包括至少一个大体上重复的图形，用于互连的一部分。
另外，按照本发明的一个实施例，至少两层金属层包括大体上重复的图形，用于互连的一些部分。
此外，按照本发明的另一个实施例，至少3层金属层包括大体上重复的图形，用于互连的一些部分。
于是，按照本发明的一种优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O。并且，还包括如下步骤使用直接写入技术自定义逻辑阵列。
优选地是，标记步骤使用直接写入技术。
于是，按照本发明的一种优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O，其中，所述形成无边界逻辑阵列的步骤还包括如下步骤相对于逻辑阵列按照非包围的方式定位区域I/O。
于是，按照本发明的另一优选实施例，提供一种制造集成电路的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O，，其中的逻辑阵列包括一个重复芯部，并且，其中所述形成无边界逻辑阵列的步骤还包括如下步骤相对于至少一个重复芯部按照非包围的方式定位区域I/O。
优选地是，至少一个区域I/O是可配置的I/O。
最好还包括如下步骤实现光刻，其中在半导体基板上投射一个标度线，其中所用的部分包括来自两个投影的单元。
于是，按照本发明的一种优选实施例，提供一种制造集成电路晶片的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O。
最好还包括如下步骤形成连接盘，用于将这个半导体器件连接到其它半导体器件，其中至少一个连接盘重叠至少一部分逻辑阵列，或者重叠至少一部分区域I/O。
最好还包括如下步骤在逻辑阵列上放置并定向特定的图案；按照所放置并定向步骤为逻辑阵列的所用部分的一个边缘产生标记。
标记步骤最好还包括光刻，并且，还包括如下步骤按照标记将半导体基板切成小片。
优选地是，切片步骤包激光切片步骤。
按照本发明的一种优选实施例，提供一种制造集成电路晶片的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括一个存储器阵列和多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O。
最好还包括如下步骤在逻辑阵列和存储器阵列上放置并定向特定的设计图案，以及按照放置并定向步骤为逻辑阵列和存储器阵列的所用部分的边缘产生标记。
标记步骤最好还包括光刻，而且，还包括如下步骤按照标记将半导体基板切成小片。
优选地是，切片步骤包激光切片。
优选地是，逻辑阵列包括模块阵列。
优选地是，所述逻辑阵列是通过金属层和和通孔层互连的，其中至少一个金属层包括至少一个大体上重复的图形，用于互连的一部分。
作为选择，至少两个金属层包括大体上重复的图形，用于互连的一些部分。
最好使所述放置并定向的步骤对被称为A′的特定图案有效，并且还用于放置并定向称为B′的另一个特定图案；其中，放置图案A′的晶片位置与放置图案B′的晶片位置无关。
作为选择，可使放置并定向的步骤对被称为A′的特定图案有效，并且还用于放置并定向称为B′的另一个特定图案；其中，多次放置图案A′的晶片位置与多次放置图案B′的晶片位置无关。
优选地是，标记步骤包括使用直接写入技术的步骤。
最好使放置并定向的步骤对被称为A′的特定图案有效，并且还用于放置并定向称为B′的另一个特定图案；其中，图案A′中的逻辑阵列与存储器阵列的硅面积之比明显大于图案B′中的逻辑阵列与存储器阵列的硅面积之比。
优选地是，标记步骤包括使用直接写入技术的步骤。
最好还包括如下步骤检测晶片，其中的检测步骤使用相同的晶片探针测试图案A′和图案B′。
最好还由检测晶片步骤组成，其中的检测步骤使用相同的晶片探针测试图案A′和图案B′。
最好还有检测晶片步骤，其中的检测步骤使用相同的晶片探针测试图案A′和图案B′。
最好还包括使用直接写入技术自定义逻辑阵列的步骤。
最好同时检测所述图案A′和图案B′。
优选地是，图案A′和图案B′是同时检测的。
于是，按照本发明的一种附加的优选实施例，提供一种提高成品率的制造集成电路晶片的方法，所述方法包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；以及形成重新分配层，用以重新分配至少某些区域I/O。所述方法还包括如下步骤测试并标记在逻辑阵列上的模块；在逻辑阵列上放置特定的图案，以避免出现错误的模块；按照特定图案的位置自定义逻辑阵列；测试并标记特定图案；按照特定图案的位置和标记切片逻辑阵列。
最好使用直接写入技术自定义逻辑阵列。
最好有一个或多个连接盘专用于测试。
最好还包括使用一个探针卡对一个或多个模块同时进行相互无关测试的步骤。
专用于测试的一个或多个连接盘最好不是用于特定图案的区域I/O。
至少一个区域I/O优选地包括一个可配置的I/O。
可配置的I/O最好包括由输入、输出和前置输出单元组成的多个拷贝，其中所述半导体器件还包括在至少一个输入、输出、前置输出单元和区域I/O连接盘之间进行连接，以构成一个区域I/O。
从以下结合附图的详细描述，可以更加全面地理解和体会本发明，其中图1表示一个晶片，它标有标度线突起；图2表示一个重复芯部；图2A表示垂直的剖面；图3A表示区域连接盘；图3B是区域连接盘的图形表示一焊点；图3C表示使用重新分配层32连接区域I/O36到连缘连接盘的示意图；图4是区域连接盘的详细视图；图5表示晶片水平的无边界逻辑阵列；图6表示利用标度线共享，一个在两个应用之间共享的晶片；图7表示在两个应用之间共享的一个晶片；图8表示在3个应用之间共享的一个晶片；图9A表示一种标度线fabric网络结构；图9B表示一种标度线fabric网络结构；
图9C表示一种标度线fabric网络结构；图10A表示一种标度线fabric网络结构；图10B表示一种标度线fabric网络结构；图11表示一种标度线fabric网络结构；图12表示利用标度线突起标记的一个晶片；图13表示一个模块；图14表示的晶片包括用区域连接盘覆盖的晶片水平的无边界逻辑阵列；图15表示通孔可自定义的定向结构；图16表示通孔可自定义I/O；图17表示自定义为输入的通孔可自定义I/O；图18表示自定义为输出的通孔可自定义I/O；图19表示通孔可自定义I/O的布局；图20表示通孔可自定义I/O的一个小的部分的布局；图21表示在一个芯部上的极长的的轨道；图22表示可配置的缓冲器结构；图23表示一个简单的“加扰盒”；图24表示“加扰盒”的布局；图25表示24线的“加扰盒”的布局；图26表示可自定义的I/O对；图27表示自定义为双输出的可自定义I/O对；图28表示自定义为输入的可自定义I/O对；图29表示自定义为差分输入的可自定义I/O对；图30表示自定义为差分输出的可自定义I/O对；图31表示自定义为差分输出的可自定义I/O对；图32表示可自定义I/O对的平面布局；图33表示一个晶片，它包括通过铺砌模块形成的连续阵列结构；图34表示一个晶片，所述晶片具有顶部金属层，用于确定3×3模块的电路片大小；图35表示一个晶片，所述晶片具有顶部金属层，用于确定2×2模块的电路片大小；图36表示重复模块；图37表示重复模块；图38表示重复模块；图39表示预驱动器电路。
具体实施例方式
以下参照附图1-39描述本发明，可以看出，附图表示的主题并非按比例标度的。
对于每一层来说，本发明的半导体制造方法都是建立在平版印刷步骤基础上的。将亚微米过程的主要平版印刷技术称为分步重复。层的图形画在掩膜内，这种掩膜也被称为标度线。通过称为分步机的平版印刷设备，将这样的标度线投射在约为20mm×20mm的区域上。然后，分步机分步操作所述晶片，以使标度线可能会在靠近它的下一区域投射出相同的图形，如此等等。图1表示出一个晶片8，该晶片8具有由标度线突起10组成的标记12。在一般情况下，利用8英寸的晶片，可以在这样的晶片上分步操作超过50个标度线拷贝。
本发明建议使用不太常用的平版印刷技术，称为使用电子束的直接写入。比如可利用直接写入电子束实现这种技术，(Leica ZBA32，由LeicaMicrosystems Lithography GmbH Jena提供，德国；或者F5112，由Advantest提供，日本)。直接写入电子束允许在晶片上的任何位置直接写入任何图形，而无需使用物理掩膜。在半导体器件的商业制造中，并不使用直接写入电子束，因为它的成品率低，并且牵扯到单个晶片的成本。本发明建议结合逻辑阵列的通用部分所用的标度线技术，并使用为自定义(custom)层所用的直接写入电子束。由eASIC发明的逻辑阵列与这种方法配合得极好，因为它提供的逻辑阵列可用单个通孔层自定义。利用直接写入电子束写入通孔层要比金属层快的多。通孔层可能会使这样的组合方法成为商业上可行的。
这样的直接写入电子束制造方法对于以前描述的这种组合方法极具魅力。因为单独一个晶片可以容纳几百个器件，所以本发明试图将多个图案放在一个晶片上。进而，可使每个这样的图案具有不同的大小，甚至在单个晶片上放置不同数量的这样的图案，从而可以支持两种制造的需要，即在一个晶片上有某些图案的样品量，以及还有另外图案的预生成品率这两种制造。
虽然直接写入电子束是最通用的技术，但还可以使用其它的直接写入的平版印刷术。比如，可以改进来自Micronic的Sigma 7000激光掩膜写入系统，使其可以用于这种用法。
本发明建议采用逻辑阵列的一种新的体系结构。这个新的体系结构混合逻辑阵列与区域I/O阵列和区域连接盘阵列。因此，可以提供连续的fabric网络结构，以代替母片处理方法。这样的fabric网络结构包含一个重复的结构，如图2所示。重复芯部28包含一组区域I/O和逻辑阵列24，其中逻辑阵列24是由电子单元22的阵列构成的。可用厚的氧化物构成区域I/O，因而可允许它们在适宜与器件外部元件连接的较高电压下工作；同时，逻辑阵列可以使用薄的氧化物在较低的电压下工作，以减小功耗，并且可以实现较好的性能和较大的封装密度。区域I/O可以包括在边界I/O常用的那些元件，如ESD保护和锁定保护。区域I/O可能是可配置的I/O，通过用于自定义(custom)逻辑线路的自定义层，可以针对特定的功能自定义所述可配置的I/O。区域I/O可以包含固定的功能，如输入和输出功能。可以从同一组区域连接盘提供加给芯部28和加给区域I/O的电源。图2A表示的是典型的电子单元的一个竖直片21。图2A表示8个金属层器件。其中M1 25是被称为金属1的第一金属层的缩写名称、…如此等等，一直到顶部金属层M8 29，这是第八金属层M8。这个电子单元的结构是这样的M1到M3用于构成电子单元的内部电路，M4到M7用于构成互连fabric网络结构，用于在各个电子单元之间互连。如前面所述那样，为了自定义电子单元的fabric网络结构，只需自定义单个通孔层-通孔623，即在M5和M6之间的通孔层。
图3是区域连接盘的图形表示。其中，图3A是纵向剖面图，表示一个区域连接盘和相关的凸起30。凸起30下面的各层包括厚层32(有时称为重新分配层)及其下面的各层，如金属层134、金属层236、金属层438。图3B是本发明一个器件的顶层表面的剖面图，具有凸起39形式的区域连接盘的一个规则阵列。图4是区域连接盘和用于这样的凸起的样品尺寸的详细示图。为使每个区域的连接盘的数目最大，通用的作法是，使区域连接盘按规则阵列布置，如图3B所示。因此，有益的作法是，使顶部金属层用于连接盘的重新分配，从而使区域连接盘的布局与区域I/O布局无关。
本发明建议使用重复芯部的fabric网络结构，重复芯部包括逻辑线路、区域I/O和区域连接盘。这样的芯部的最小尺寸可能会与如图3A所示的单个区域连接盘一致。大多数情况下，尺寸较大的芯部可能会更实际些。在0.13微米的工艺过程中，图2的芯部28约为1mm×0.5mm。因此，完全可能提供4×2个区域连接盘和合适数目的区域I/O。铺砌这样的芯部，使其可以横跨整个晶片，将允许构成在一个标度线内有大约20×40个芯部的无边界逻辑阵列的fabric网络结构。如果分步机的精度足够地高，则可以认为无边界的fabric网络结构可能延伸到晶片水平。在这种情况下，对于定向结构，可能要求密度略低的平版印刷间距，以便能够横跨标度线的边界。晶片水平的无边界fabric网络结构可提供水平最高的灵活性及晶片利用效率。为了便于叙述，对本发明附加优选实施例的以下详细描述采用晶片水平的无边界逻辑阵列。图5表示一个晶片50，该晶片50包括由连续铺砌的芯部52组成的晶片的水平无边界逻辑阵列。
重新分配层也可以是一个自定义层。因此可以自定义设计重新分配层，以便按照特定图案向边缘区域重新分配区域I/O，因此，允许使用常规的接合方式而不是倒装芯片来封装这样的自定义设计。图3C表示使用重新分配层32连接区域I/O36到连缘连接盘34，因而可以使用线接合方式。重新分配层还可以重新分配区域I/O，因而可以使用区域阵列的线接合方式。
图6是说明使用标度线共享的两种设计之间共享的晶片。图6表示标度线共享的现有技术的情况，其中，一个标度线可以包括图案A’62和图案B’64。图案A’62在逻辑阵列上放置并定向，而且占据大部分标度线；图案B’64较小，并且在标度线内可以放置两次，因此图案B’与图案A’一起完全利用了这个标度线。图案A’的边缘由标记63和66进行标记，图案B’的边缘由标记65、66、和67进行标记。
迫切希望的是，使通过平版印刷术和随后过程标记的这些边缘63、65能够准确地对晶片进行切片。最好是在顶部或者在极为接近顶层的地方并在凸起处理步骤之前，进行这样的标记。对于安排母片以确定特定阵列大小的地方，以及对于边界连接盘与器件之间的空间一起使应发生切片的位置十分明显的地方，通常不需要逻辑阵列所用的这种标记步骤。
显然，从图案A’的观点，对于切割晶片60来说，常规的锯割可能是很准确的。还有，边缘67应该为较晚阶段的切割留下来，以分离图案B’的两个电路片。
本发明可独立地确定每个图案的大小，并且提供在单个晶片上混合不同的图案的能力。沿着连续的直线限制切片，可以对与多个不同大小的图案共享一个晶片的能力设置强大的限制。因此，按照本发明，建议对于制造的晶片使用激光切片。激光切片正在开发当中，由几个公司提出，例如Disco Corporation Tokyo，Japan制造的DFL7160，NanoVia，LP ofLondonderry，New Hampshire制造的Multidice。可以要标晶片背部变薄，所以激光切片可以考虑全切割，而不只是划线。
按照本发明的另一实施例，建议一种极其灵活的晶片共享。与标度线共享相比，这样的晶片共享可以提供大得多的灵活性。图7表示在两种应用之间的晶片共享，其中利用了无边界阵列，并且还使用了晶片水平的平版印刷的直接写入。因此，有可能在这样的晶片上混合多种数量的不同的图案。图7表示为样本阶段放置的图案72，同时还将另外的图案74放置多次。与标度线共享的情况不同，一个图案在一个晶片上放置的位置和次数对于其它的图案没有太大的影响。本发明的一个重要的优点是，一个图案在晶片中放置的位置与第二个图案在这个晶片中放置的位置无关，而不是产生如下的明显限制在已经被第一图案占据的位置不可能再放置图案。更重要的是，一个图案的放置次数与另一图案的放置次数无关。
图8表示在3种应用之间共享的一个晶片80。图案82在这个晶片上有3个场地，这个晶片代表样本水平。图案84、86具有指定给它们的几十个场地。显然，图案86的位置和场地数目与图案82的位置和场地数目无关。此外，应当说明的是，许多切片线88不从图案80的一个边缘延伸到另一个边缘。切片线88与锯割切片不吻合，而是需要使用灵活的处理方法，如激光切片。
许多逻辑阵列现在可以提供具有附加功能块的逻辑fabric网络结构，例如存储块、处理器，或者例如PLL的特殊元件。在一般情况下，嵌入式存储器占据在逻辑阵列之后的母片区的第二最大部分。通常，嵌入式存储器构成为可配置的存储块的一个小的阵列。自定义的图案可能需要某个数量的存储器，或者某个数目的PLL，或者类似物。选择正确的母片组合是一项越来越大的挑战，因为具有类似数目的逻辑线路的图案可能需要完全不同数量的存储器。
按照本发明的又一实施例，连续的逻辑阵列fabric网络结构包括一个连续的逻辑阵列和由小存储块组成的一个连续的存储器阵列。因此，现在可能出现的情况是，将一个特定图案放置在这个连续的fabric网络结构的一个部分上，所述特定图案的大小恰好具有所需数量的逻辑线路和所需数量的存储器。
图9表示一个标度线fabric网络结构90，包括连续的逻辑阵列92和存储器阵列94。图9A表示放置在这样一种地形(terrain)上的一种自定义图案，它用没有任何一个存储器的方块96标记。图9B表示放置在这样一种地形上的一种自定义图案，它用具有某种存储器的方块97标记。图9C表示放置在这样一种地形上的一种自定义的图案，它用具有少量逻辑线路和其余全是存储器的方块98标记。图10A表示标度线fabric网络结构100，其中，存储器地形104的形状是阶梯形式。图10B表示这样的阶梯结构相对于混合进入自定义图案的方块标记的存储器数量可提供较高水平的灵活性。
连续地形的优点在于，能够使用一组通用标记覆盖产品fabric网络结构的许多变化，同时能够自定义具有正确数量存储器的正确数量逻辑线路。附加的优点是，能够使用一次晶片操作产生自定义产品的灵活组合。通常迫切希望尽可能有效地使用硅区。还有，通常可能发生的情况是，通过针对特定图案的需要自定义一定数量的逻辑线路和存储器，以权衡铺砌的效率。一个晶片上器件的数目至少可能是在这个晶片上分步操作标度线的次数。如果需要大批量生产，则应该制造所述自定义掩膜，以便能够以最大的硅利用率实现批量生产。
图11表示的是一个逻辑阵列的标度线110，除了逻辑fabric网络结构的阵列以外，这个逻辑阵列还包括附加功能逻辑元件，如处理器块112、113、114、115和存储器阵列118。图12表示的是一个晶片120。所述晶片120标有标度线110突起。图12说明使用晶片地形雕刻出特定图案，使其包括来自4个不同的标度线突起124(4个处理器)的元件以及一部分存储器阵列128。通过在晶片地形上正确地放置特定图案129，可以优化硅区，并且还可以提供来自一个通用fabric网络结构的各个元件的不同组合。
按照本发明的无边界逻辑阵列结构，应该考虑晶片切割。普通的作法是画出划线，表示出晶片的划线位置，以使晶片可以切片成许多单个的电路片。一般情况下，激光划线可以切出50微米宽的宽度，但优选的可能是，计划切出75-100微米宽的划线宽度。优选的作法是，将连续地形构成为模块阵列。优选的模块是长方形的，每一边的大小在0.5-2mm之间。一个模块可能是逻辑阵列，或者存储器阵列，或者二者的组合，它们可以包括另外的特殊的功能，如PLL(锁相回路)。划线的优选位置是这样的模块的边缘。有潜在可能的划线位置可以包括晶体管，如果使用这个划线进行切片，则这些晶体管不要通电。按照另一种方式，还可以设计成，使得只有连接结构放在划线指定的区域内。图13表示一个模块130，具有指定的划线区136和与划线定向fabric网络结构(未示出)相连的可自定义连接区134。如果指定一个可能的划线用于切片，则可自定义连接区134可以在划线区从定向结构上断开。重复的模块130包括连接盘132和连接盘138，连接盘132用于包括在模块130内的I/O，连接盘138用于给模块内的电路加电的电源。
本发明的再一个优点是对于多种图案可以使用单个“探针卡(ProbeCard)”。图14表示的是一个晶片，它由晶片水平的无边界逻辑阵列组成，外边覆盖有区域连接盘。晶片的连接盘区域是均匀的，并与特定图案的大小及位置无关。利用这样的规则性，有可能构成单个探针卡，从而可以通过对其进行分步操作来测试晶片。在正确的软件控制下，可以使用单个探针卡来测试晶片140上的任何器件。类似地，还可预期，可以使用单个探针卡同时测试晶片上的多个电路片，或者利用正确的测试逻辑线路，测试区域连接盘数目比探针卡上探针数目多的电路片。
本发明不限于组合通用层与自定义层的产品。相反，可以使用本发明构筑无边界的FPGA产品。可以对于一个无边界的FPGA晶片进行切片，以便提供来自一个基础掩膜机的门计数和阻塞存储器容量的许多选项。
本发明的另一个用途是产生很大的器件。大器件的成品率极低，因而使它们在经济上没有生命力。按照本发明，如果执行下面的步骤，则可以改善成品率(1)在定制掩膜之前先测试基板层。这就意味着，每个模块都是独立测试的。为此，需要有专用于某些功能(如时钟、扫描输入、扫描输出和测试控制)的连接盘。当前存在的探针技术可以以最小的损伤探测小到20×20微米的连接盘，当然，可能需要把特殊的对准设备集成到当前存在的标准探针内。
(2)放置特殊的图案，以避免出现有故障的基板单元。这就要求一个特殊的放置程序，以便在给自定义电路片的特定顺序的条件下最好地利用可利用的晶片区域。这样作还可能控制直接写入的选择，适合于产生经过图形的自定义。
(3)对于晶片进行相应的切片。
最终的系统应对当前的技术产生明显的改进。粗略的分析后建议，如果足够宽范围的电路片大小需要生产，则与常规的技术相比，电路片的预先测试和动态放置可使每个晶片的收获加倍。还要说明的是，因为具有上述的其它技术，所以可以生产出比当前利用现有的分步机技术可能生产的电路片大的电路片。在这种情况下，所述的成品率的提高是极为重要的。
还可以预期，测试需要的专用连接盘可以与如图3C所示的区域连接盘重合或者不与所述区域连接盘重合。还可以预期，测试必备的连接盘可以具有相同的配置，与模块的类型无关，从而可以配置探针卡以便一次就可同时探测模块的任意组合。
在另一实施例中，测试、电源、接地和时钟逻辑线路都在晶片水平被约束在一起，因而单个晶片探针就足以测试晶片内的所有模块。随后的自定义和划线可以针对特定的模块和电路片来隔离测试、电源、接地和时钟逻辑线路，从而可以减小对于特定连接盘的需要，并减小预自定义(pre-customization)测试的时间。
图15表示通孔层可自定义的定向结构150。有些制造过程中，通孔层可能具有较小的成品率。对于连续桥154，使用双孔代替单孔152的结构150的变化可能是一种有效的解决方案。通孔可自定义的定向fabric网络结构，主要以利用相同的桥在相同方向连接的形式提高了通孔利用率。因此，使用双孔的桥是一种有效的解决方案。应当说明的是，双孔桥通过减小定向可利用的轨道数蕴含有成本。
对于批量生产，可以使用一个可替换的方案。它建议除自定义的通孔层外，两个金属层可以使用采用相同金属层156连接分段153、155的自定义掩膜。
对于批量生产，可以使用附加的提高成品率技术。例如，软件程序可以检查自定义图案，并在可能的条件下用双孔代替任何单个通孔。大多数阵列形式的具有几乎完全重复结构的图形，使得成品率提高的利用极其顺利。还可能在利用相同的逻辑阵列fabric网络结构的特定图案的生产中跟踪成品率的损失。然后，针对成品率的提高来评论任何失效机制。成品率的提高可能涉及通用逻辑阵列的布局的变化以及某些通用掩膜的替换。
下面参照附图16、17、18，它们表示本发明的另一个优选实施例。这些
了可配置的I/O。优选地是，无边界逻辑阵列的区域I/O是可配置的I/O。对于许多用户来说有益的是，除了具有逻辑线路的灵活性以外，还具有I/O配置的灵活性。本发明的目的就是利用相同的自定义掩膜配置芯部的逻辑线路和I/O。图16说明一个简单的通孔可配置的I/O 160，圆圈162标志着潜在可能的通孔。安排几个通孔来连接用作跨接线的线和标记(如J4 164)到交叉线(最好是下面的166、167或168)。通过选择某些潜在可能的通孔可以构成不同类型的I/O。图17提供图16的可配置的I/O的一种配置，即一个输入单元件172。所选的通孔用被填黑的圆圈来表示。图18提供另一种配置，即输出单元180。
图19表示的是通孔可自定义的I/O 190的布局。这个I/O包括主元件连接盘192、高端驱动I/O部分194，以及包括预驱动器电路的I/O逻辑部分196。
图20是小部分通孔可自定义的布局，说明具有激励通孔204和非激励通孔206的一个跨接线202。
按照另一个实施例，I/O可以包括输入单元163、输出单元165，或预驱动器单元161，因此大多数类型的I/O都能够通过相互连接这些单元，并在各单元间提供附加的片断以便进行通孔编程而被构成的。还可以期望，在每个重复的芯部28内存在许多I/O单元26(图2)，I/O单元26的数目比每个重复的芯部中的区域连接盘的数目多，因此可以对于每个重复芯部的I/O连接盘进行灵活的编程。
本发明的另一个优选实施比是加强的通孔可配置的I/O。所述加强的通孔可配置的I/O定义为一个能够实施多个I/O标准的I/O器件，其中或者利用了单端输出/单端输入(如LVTTL/LVCMOS等)，或者利用了差分输出/差分输入(如HSTL，等等)；并且使用利用单个通孔掩膜实现的连接可将所说加强的通孔可配置的I/O配置成能够实施这些功能。使用与其余芯部相同的单个自定义的通孔掩膜，并且正确地选择电源和参考电压，用户就能够实施各种各样的I/O标准，例如像在上述的参考文献中列举的那些标准。
图32表示这样的I/O的平面设计图，其中的I/O安排成交错的连接盘接合。这个平面设计图表示两个I/O电路323，每个I/O电路323都有它自已的连接盘321。每个I/O的功能都是单独的I/O，或者这两个I/O的功能是用于差分I/O标准的一对I/O。
因为加强的通孔可配置的I/O还可以实施为差分标准，所以它必须连接到两个连接盘上(见图26，元件260)。当实施单端输入、单端输出，或者电压基准输入标准时，两个连接盘260都要携带各个信号。当实施差分输入或差分输出标准时，两个连接盘260将携带单个逻辑信号。如图26所示，加强的通孔可配置的I/O包含一个差分输出放大器261、两个差分输入放大器262、两个输出缓冲器263和两个输入缓冲器264。在一个常规的实施方案中，加强的通孔可配置的I/O还须包含两个预驱动器电路268，但它们的存在并非强制性的。这些部件可以互连，以便使用图上标有圆圈265的单个通孔连接实现上述标准。加强的通孔可配置的I/O可以与芯部来回地传送最多两个数据信号；因此我们将具有两个连接267和两个连接266，其中，所述两个连接267将要从芯片或者从前一级I/O电路取回信号，而所述两个连接266将要向芯片或者向前一级I/O电路驱动信号。任选地，它还可以具有两个连接269，用于输出允许端。
预驱动器电路根据来自芯部或者来自前一个电路的数据和控制信号为输出缓冲器产生控制信号。预驱动器电路的一种实施方案被表示在图39中。当输出允许信号390有效时，数据391将要在输出缓冲器393的输入端392处重复并被驱动到连接盘394。否则，连接盘394将处在高阻抗状态。输出缓冲器393并不是预驱动器的一部分，它出现在图39中是为了便于理解。然而，如果不存在任何一个控制信号，就可以忽略预驱动器，来自芯部的输出数据信号就可以直接连接到输出驱动器的控制端，这就是图27-31所示的情况。
图27-31表示的是加强的通孔可配置的I/O的配置实例。黑色圆圈(图27，元件270)代表用可配置的通孔实施的连接。图27表示的加强的通孔可配置的I/O实施两个单端输出I/O接口。来自芯片芯部或来自前一级I/O电路的信号利用配置通孔272连接到输出缓冲器263。使用另一个配置通孔271来隔开输入缓冲器264。图28表示两个单端输入接口的实施方案。使用通孔可配置的连接280将连接盘260直接连接到输入缓冲器264。图29表示双电压基准输入接口的实施方案。使用连接291使输出缓冲器263退出激励状态。两个输入的差分放大器262的反相输入端连接到一个基准电压，这个基准电压是使用连接292从外部提供的，它们的同相输入端使用连接293连接到连接盘260。输入差分放大器具62的输出使用连接290连接到输入缓冲器264。图30表示一个差分输入接口的实施方案，并且，使用连接301使输出缓冲器263退出激励状态，使用连接302隔开一个输入缓冲器264，使用连接304和305将连接盘260分别连接到一个差分输入放大器262的反相输入端和同相输入端，并且使用连接303把差分输入放大器262的输出连接到输入缓冲器264。图31表示一个差分输出接口的实施方案，并且使用连接310使输出缓冲器263退出激励状态，使用连接312和313隔开输入缓冲器264和311以便将来自芯片芯部，或来自前一级I/O电路的信号连接到差分输出放大器261的输入端。
在本发明的另一个实施例中，引入一个附加的定向通道，称为极长的轨道。现在参照附图21。图21表示横穿模块210的极长轨道212、214。极长轨道可以在本地定向fabric网络结构150的上方或下方经过，以便分段定向多于4个的金属层。当许多模块捆绑在一起构成超过百万个门的逻辑阵列的时候，要求定向层超过4个。除了在美国专利US 6,331,733中描述的短轨道和长轨道以外，本发明还建议使用极长轨道。极长轨道应该是非常非常少的，甚至于为0；极长轨道包含在模块内。定向软件可能指定极长轨道在相距极远的逻辑单元之间进行定向。在极长轨道的每个端点或接触点，可以使用短的定向轨道来连接极长轨道到这个4层金属的定向fabric网络结构。这种处理方法允许延伸分段的定向体系结构到这个制造过程支持的多个金属层。还可以预期，极长轨道将包括在每个重复芯部之间的跨接线154，它的一个例子有如图15所示的那样，从而可以在重复芯部之间划线，同时保持所有的分段的可靠的应用。此外，可以期望，将一些这样的长线用于在目标电路片内的模块之间的电源和地的配送。极长轨道可以放置在专用的金属层上，在用于构成逻辑阵列的金属层上，或者在用于互连的金属层上。在重复模块之间的潜在可能的划线在某些情况下可能是极长轨道的优选位置。
在本发明的另一个实施例中，建议使用“倒频盒”，用以在模块28或210之间进行定向连接。使用这种“倒频盒”的目的是减小彼此相邻运行的长线之间的串扰。使这样的“倒频盒”成为通用的fabric网络结构的一部分，而不用对于自定义层进行仔细的设计，就可以在fabric网络结构本身之内实现串扰的减小。优选地是，这样的“倒频盒”可以包括缓冲器，以便进一步简化长线的自定义和重复驱动信号。现在参照附图22。图22表示可配置的缓冲器结构。标号220表示通孔可配置的缓冲器结构。通孔可配置的缓冲器结构包括缓冲器229，缓冲器229在较下的层中有两个金属7的跨接线225、226和四个金属6的连接线。通过选择两个或四个通孔，可将这个结构配置成(1)缓冲器线222到线224；(2)缓冲器线224到线222；(3)连接线222与线224，无缓冲器和隔离缓冲器；(4)使线222和224不连接，隔离缓冲器。
图23表示一个简单的“倒频盒”的功能。四根线在一侧232进入“倒频盒”，并在另一侧234离开“倒频盒”，这里的每一根线现在都有了新的“邻居”。
图24表示“倒频盒”的布局。4线“倒频盒”240包括一个可配置的缓冲器结构242。
图25表示28线“倒频盒”250的布局。它包括结构240的7个复制件，并且包括28个缓冲器结构252。
本发明的下一个实施例试图维持标准生产。在这个替换例中，按照图1的常规方式进行晶片切片，切片路线不包括金属线，因此划线类似于大多数半导体器件的划线。在这个替换例中，针对特定的电路片大小定制顶部金属，而所有的其它层都按照以前所述的在连续的阵列fabric网络结构中构成。例如，利用直到包括金属层1-3的通用金属层并利用eASIC技术构成一个连续阵列。这个连续阵列可以在铺砌的模块的模块结构(如图13的模块130)中构成。每个这样的模块还包括指定的区域，用于划线136。图33表示具有连续铺砌的模块334的晶片330，模块334的结构例如为模块130。图33还表示出可能的划线336、338。
可以使用这样的通用基础fabric网络结构并通过适当地构成顶部金属层来构成各种不同电路片大小的逻辑阵列。可以把项部金属层例如金属层4-金属层8构成为通用的图形，以便可由一个或多个特定应用的自定义掩膜进行定制。
图34表示晶片340，其中将顶部金属布置成，使其构成3×3模块130的电路片344。晶片划线346、348是图33的可能划线的子组。
图35表示的是晶片350，其中将顶部金属进布置成，使其构成不同的电路片尺寸。电路片344是2×2模块130。晶片350的划线356、358是图33的可能划线的另一个子组。
本发明的每供选择的替换例可以用于已经利用较早描述的方法变为样本的设计图案的大批量生产，借此可以在相同的晶片上(图7和图8)放置各种不同的电路片尺寸。优选的作法可以是，为样本和小批量生产指定几个电路片大小，按照为大批量生产阶段计划的目标电路片大小限制特定图案的放置，并使用这种放置的结果布局批量部分。这就把批量部分的行为与样本部分不同的危险减至最小。
这个替换例的一个附加的选择项目是使用顶部金属层在电路片边缘构成连接盘，并将这些连接盘连接到这个电路片内的合适的I/O。在线接合优于倒装芯片的情况下，在电路片边缘构成连接盘可能允许实现线接合封装。
重复模块可以包括由电子单元和I/O部分(包括通孔可配置的I/O)组成的规则的逻辑fabric网络结构。I/O部分与逻辑线路之比是一个设计选项。可以对于重复模块进行适当的设计。其优点是，可以沿着一个或两个模块边缘对齐I/O单元，如图36和37所示的。
图36表示一个模块360，沿其右侧边缘362具有I/O单元，并且沿底部和右侧有一指定空间用于划线364。图36B表示2×3模块360的一个铺砌部分368。
图37表示一个模块370，沿其右侧边缘372和底部边缘373具有I/O单元，并且沿底部和右侧有一指定空间用于划线374。图37B表示2×3模块370的一个铺砌部分378。
使用重新分配层使得能够按照所需的逻辑线路与I/O之比以及其它在体系结构方面的技术考虑放置I/O单元，同时，可以按照每个自定义的图案的特定需要制作这个数目的连接盘，并放置它们。这是本发明的一个重要的属性。
可以按照提供特定产品的要求设置重复模块的尺寸和长宽比。在一般情况下，可能期望保持水平和垂直尺寸小于1mm。所用逻辑器件的电路片尺寸小于3×3mm2，直到20×20mm2的整个标度线尺寸。对于小型器件，增加一个尺寸为1×1mm2的模块可能导致电路片宽度增加1mm，原因在于电路片制成长方形的。这就意味着，电路片面积增加33％。因此希望保持重复模块的尺寸相当小，并且保持电路片的直线尺寸的最终增加的大小相当小。
在图32中已经描述的可配置的I/O电路，对于在0.13微米工艺过程的一对I/O，可能需要的面积为24000平方微米。专用于I/O 362的面积与重复模块360的整个面积之比，将确定专用于I/O的电路片面积的百分数。大多数情况下，期望使这个比例下降，以使大多数电路片实体致力于电路功能，而不是进、出器件的接口。对于大多数情况，优选的是，这个比例小于20％。
对于尺寸约为0.5×0.5mm2(等于250,000平方微米)的重复模块360，I/O部分362应该小于50,000平方微米。这就意味着，只可以装入两对。图38表示具有两个I/O对382的重复模块380。在希望保持I/O物理形状的情况下，如图38所示那样，并排放置两个I/O对382是比较容易的。图38还表示出重复模块fabric网络结构的3×3模块部分378。因此，可以使用重复模块fabric网络结构构成具有特定数量和相应尺寸的逻辑线路的特殊自定义产品。这样的fabric网络结构的基础层对于许多应用来说都可能是有用的，每一层都有它自已的特定数量的逻辑线路和相应的大小。特殊的应用可以使用自定义的顶层，以便通过顶层的自定义而自定义通用的fabric网络结构。顶部自定义层可以包括一个重新分配层，以支持连接盘结构，允许对于器件进行正确的封装。重新分配可以像在图3C中所示的那样，在周围结构中安排连接盘，以便可以使用常规的接合技术；或者安排成阵列结构，以便进行倒装芯片封装。在重复模块使用电子单元的情况下，通用层可以全是直到M4的那些层，并且M4-M8或M9可以是自定义的。还可以使用许多可替换的方案。M4-M7在一般情况下用于信号路由，而M8和M9可以用于连接盘重新分配、电源分配，以及时钟分配。优选的作法是，使得除通孔6以外的通孔层都是通用的，并且在一些情况下有效的作法是，还要保持M6和M7是通用的。如果切片过程允许通过金属线进行切割，则M4-M7都可以是通用的，只有通孔6可以是定制的。
如果对于样品和小批量产品使用只通过通孔6的定制，并且对于大批量生产使用特殊自定义的M4-M8，以便允许实现常规的切片或其它的考虑，则优选的作法是，使用参照附图15描述的本发明的优选实施例。
本领域的普通技术人员应该认识到，本发明不限于以上具体表示和描述的内容。相反，本发明的范围包括上面描述的各种不同的特征的组合和子组合，并且包括本领域的普通技术人员在阅读以上的描述后可能实现的并且不在现有技术内的改进和变化。
权利要求
1.一种半导体器件，包括无边界逻辑阵列；多个区域I/O；所述逻辑阵列包含重复芯部，并且至少一个所述区域I/O是可配置的I/O，并且所述可配置的I/O包含至少一个金属层；对于所有的I/O配置，金属层都是相同的。
2.一种制造半导体器件的方法，包括如下步骤提供半导体基板；在半导体基板上形成无边界逻辑阵列，其中包括多个区域I/O；并且所述逻辑阵列包含重复芯部，以及至少一个所述区域I/O是可配置的I/O；所述可配置的I/O包括至少一个金属层；对于所有的I/O配置，金属层都是相同的。
3.一种半导体晶片，包括无边界逻辑阵列，其中所述无边界逻辑阵列包含重复芯部，重复芯部包含逻辑单元和I/O单元；以及重新分配层，用于至少重新分配一些所述I/O单元的连接到封装中使用的连接盘上。
4.根据权利要求3所述的半导体晶片，其中，所述I/O单元被布置在分开的平行线内。
5.根据权利要求4所述的半导体晶片，其中，所述分开的平行线隔开至少0.2mm，但小于3mm。
6.根据权利要求3所述的半导体晶片，其中，所述重复模块包含至少两个金属层。
7.根据权利要求6所述的半导体晶片，其中，至少一个所述金属层包含重复图形。
8.根据权利要求6所述的半导体晶片，其中所述每个金属层包括重复图形。
9.根据权利要求6所述的半导体晶片，其中，使附加的自定义层布置成，使得在所述半导体晶片上形成特定的电路片尺寸。
10.根据权利要求6所述的半导体晶片，其中，使附加的自定义层布置成，使得在所述半导体晶片上形成至少两个不同的电路片尺寸。
11.一种半导体器件，包括重复的I/O单元，其中，通过只使用自定义的通孔层将所述重复的I/O单元自定义为不同的功能。
12.根据权利要求11所述的半导体器件，其中，还包括重复的逻辑单元，并且通过只使用自定义的通孔层自定义所述半导体器件。
全文摘要
一种新方法用于提供ASIC(专用集成电路)，其中极大地降低了NRE并具有批量灵活性。本发明包括制造集成电路的方法，所述方法包括如下步骤提供半导体基板；形成无边界逻辑阵列，其中包括多个区域I/O；还包括如下步骤形成重新分配层，用以重新分配至少某些区域I/O，以便形成器件组件。制造过程可以利用直接写入电子束进行定制。定制步骤可以包括从相同的晶片以不同的批量制造不同类型的器件。
文档编号H01L27/10GK1745469SQ200380109329
公开日2006年3月8日 申请日期2003年12月16日 优先权日2002年12月18日
发明者兹维·奥巴赫, 劳伦斯·库克, 阿德里安·阿波斯托尔, 罗密欧·雅各布特 申请人:易思刻公司