半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及包括薄膜晶体管(TFT)的半导体器件及其制造方法。特别是，本发明涉及包括薄膜晶体管的半导体器件及其制造方法，在该半导体器件中，半导体层(有源区)由通过使非晶半导体膜结晶获得的晶体半导体膜形成。本发明可适用于有源矩阵液晶显示器件、有机EL显示器件、接触图像传感器和三维IC。
背景技术：
近年来，在本领域中人们已经尝试着在绝缘衬底如玻璃衬底或绝缘膜上形成高性能半导体元件，目的是为了实现具有更大尺寸和更高分辨率的液晶显示器件和有机EL显示器件、以更高速度操作并具有更高分辨率的接触图像传感器、三维IC等。特别是，除了个人计算机(PC)的监视器之外，人们发现了在同一衬底上具有像素部分和驱动电路的一种类型的液晶显示器件在各种家庭领域中的应用。例如，液晶显示器件用做电视机，代替CRT(阴极射线管)，并且正面型投影仪用于家庭宴会应用，如用于观看电影和用于播放视频游戏。这样，液晶显示器件的市场以惊人的速度日益增长。而且，已经积极地发展了面板上系统器件，其中逻辑电路如存储器电路和时钟产生电路形成在玻璃衬底上。
显示高分辨率图像意味着待写入像素中的数据量增加，并且必须在短时间内写入数据。否则，不可能显示具有用于高清晰度显示的大量数据的移动图像。因此，要求用在驱动电路中的TFT以高速度操作。为了实现高速度操作，要求使用具有所希望的结晶度的晶体半导体层形成TFT，这样可以获得高的场效应迁移率。
本发明人已经研制了一种用于在玻璃衬底上获得所希望的晶体半导体层的方法。在这种方法中，将能促进结晶的金属元素添加到非晶半导体层中，然后进行热处理。利用这种方法，可以通过在比其它常规方法更低的温度和更短的时间进行热处理获得具有均匀晶体取向的所希望的半导体膜。
然而，当利用催化剂元素结晶的硅膜用做TFT的半导体层时，TFT将具有急剧增加的断态电流。催化剂元素在半导体膜中不规则的偏析，并且该偏析在晶粒边界非常明显。相信催化剂元素的偏析产生了电流的泄漏路径，导致断态电流的急剧增加。因此，在形成晶体硅膜之后，必须通过将催化剂元素移出半导体膜而减少半导体膜中的催化剂元素浓度。除去催化剂元素的步骤将在后面称为“吸杂(gettering)工艺”。而且，除去(吸引)催化剂元素的作用将在下面称为“吸杂作用”，并且下面将能吸引催化剂元素的元素称为“吸杂元素”。
在本领域中已经提出了各种类型的吸杂工艺和方法。
例如，日本特许公开专利公报No.8-213317公开了如下技术在已经通过使用催化剂元素结晶的硅材料中形成非晶区，然后对该硅材料进行热处理，以使催化剂元素移动(吸杂)到非晶区中的晶格缺陷中。日本特许公开专利公报No.8-213317试图通过使用TFT的源/漏区作为吸杂区来简化制造工艺。但是，该方法需要用激光等激活源/漏区的附加步骤，因为非晶区不能用做源/漏区。
日本特许公开专利公报No.8-330602公开了一种利用磷的吸杂作用的方法。在该方法中，有源区(半导体层)是通过使用采用催化剂元素结晶的硅材料形成的，并且n沟道TFT的源/漏区用磷掺杂，而p沟道TFT的源/漏区用磷和硼掺杂，并且硼的掺杂浓度高于磷。然后，对该结构进行热处理，以便将催化剂元素吸杂到源/漏区中。
日本特许公开专利公报No.10-270363公开了如下技术向已经通过使用催化剂元素结晶的硅材料的一部分中选择性引入VB族元素如磷，并在不超过衬底变形点的温度下对该硅材料进行热处理，以便使催化剂元素移动(吸杂)到已经引入VB族元素的区域(吸杂区)中。根据日本特许公开专利公报No.10-270363，吸杂区形成在岛状半导体层(TFT有源区)的外部，并在吸杂热处理之后除去吸杂区。然后，使用催化剂元素的浓度已经被降低的区域(以下称为“轻掺杂区”)形成半导体元件(TFT)的有源区。
常规吸杂工艺，包括在上述三篇公报中公开的那些工艺都具有各种问题，如提供用于吸杂工艺的附加步骤，这使制造工艺复杂并增加了制造成本。解决这个问题的一个方案是，代替从TFT的整个半导体层除去催化剂元素，通过将催化剂元素移动到源/漏区中，从沟道区除去催化剂元素。然而，由本发明人所做的各种研究表明在上述公报中公开的技术还具有下列其它问题。
如日本特许公开专利公报No.8-330620和日本特许公开专利公报No.10-270363中所述的，当向硅膜的区域中引入能移动催化剂元素的VB族元素时，用于催化剂元素的区域的固体溶解度增加，由此吸收催化剂元素(第一次吸杂作用)。相比之下，在日本特许公开专利公报No.8-213317中，通过利用非晶区的晶体缺陷作为用于捕获催化剂元素的局部偏析部位，吸收催化剂元素(第二次吸杂作用)。由于催化剂元素的自由能在非晶区中比在晶体区中低，因此催化剂元素可能会扩散到非晶区中。
为了提高吸杂区的吸杂能力，必须充分地实现第一次吸杂作用和第二次吸杂作用。但是，在薄膜晶体管的源区或漏区中难以实现这一点。提高吸杂效率的有效方式是向用做吸杂区的源区和漏区引入大量吸杂元素，同时非晶化该区域。但是，这将显著增加源区和漏区的电阻，因而它们将不再用做源区和漏区。
当大量吸杂元素被注入到晶体半导体层的区域中时，该区域的晶体结构被破坏，并使该区域非晶化。该非晶化是从半导体层的上表面开始的，并当它到达半导体层的下表面时，即使通过热处理也不能恢复半导体层的结晶度。利用其中源区和漏区用做吸杂区的常规方法，必须通过后来的热处理以减小该区域的电阻，以至少一定程度地恢复掺杂区的结晶度。这样，利用这些方法，也不能在可以恢复结晶度的最大水平以外增加剂量，并且通过注入大量吸杂元素难以增加吸杂效率。另一方面，利用小剂量的吸杂元素不能获得足够的吸杂能力。
这样，利用这些方法，最困难的问题是怎样适当地控制吸杂元素的剂量。当这种技术实际应用于与驱动器(驱动电路)成一体的液晶显示器件时，衬底的某些区域中的源区和漏区被非晶化并且其电阻增加，由此导致有缺陷的TFT导通状态特性并因此导致驱动器故障。在某些其它区域中，吸杂元素的剂量不够，因此导致不充分的吸杂，由此增加断态泄漏电流，导致线缺陷和点缺陷。这样，这些方法都具有非常小的工艺余量，并且难以用于批量生产。
日本特许公开专利公报No.8-213317中公开的方法需要用激光等激活源/漏区的附加步骤，这是因为非晶区本身不能用做源/漏区。但是，激光照射装置非常昂贵且结构复杂，并具有不良的保持特性，由此增加了制造成本并降低了制造产率。而且，只利用激光照射工艺，不能恢复在沟道区和源/漏区之间产生的晶体缺陷，由此导致不良可靠性并使断态泄漏电流增加。
而且，当本发明人在使用这些方法的实验中实际制造TFT元件时，以0.1％数量级的缺陷率产生具有不正常水平的TFT断态漏电流的有故障的TFT。分析已经表明有故障的TFT在沟道区和漏区之间的结处具有催化剂元素的硅化物的物质。这样，利用上述公报的常规技术，不能有效地吸杂催化剂元素。尽管这些技术能制造一定高性能TFT，但是具有这种高缺陷率和不良可靠性，因此它们不能用于批量生产。
由于催化剂元素的存在而导致TFT断态漏电流的增加主要是由于催化剂元素在沟道区和漏区之间的结处的偏析(segregation)。利用其中源区和漏区用做吸杂区的方法，沟道区和源/漏区之间的结也是吸杂区和非吸杂区之间的结。因此，利用这种吸杂方法，难以完全防止由于催化剂元素的存在而导致TFT断态漏电流的增加。
此外，根据日本特许公开专利公报No.8-213317，非晶吸杂区(源区和漏区)完全被结晶化。然后，之后的吸杂效果将是很小的，由此在热处理中已经除去的催化剂元素在后来的步骤中可能反向流动而返回(扩散到沟道区)。而且，即使在制造工艺期间可以防止催化剂元素的这种反向流动，但是在驱动TFT时产生了不少的热量，并且已经移动到吸杂区中的催化剂元素在驱动TFT时可能以反向流动的形式返回到沟道区中，由此导致可靠性问题。因此，在TFT的有源区(半导体层)中提供吸杂区的情况下，优选在完成TFT之后保持该区域的吸杂能力，以便保持吸杂能力与吸杂工艺期间相同。
此外，利用如日本特许公开专利公报No.10-270363的方法，其中吸杂区形成在岛状半导体层(TFT有源区)的外部并在向其中吸附催化剂元素之后被除去，没有吸杂区存在于制造的TFT中，由此在驱动TFT时催化剂元素可能以反向流动的形式返回到沟道区中，由此导致可靠性问题。
而且，在日本特许公开专利公报No.10-270363的方法中，吸杂区形成在岛状半导体层的外部，由此需要形成掩模、注入吸杂元素、进行吸杂热处理等的附加步骤。而且，由于吸杂所需要的距离相对较长，吸杂热处理花费的时间也长，或者可能不能成功地提供足够的吸杂效率。
发明概述因此本发明的目的是提供一种包括具有高性能结晶半导体膜和所希望的特性的TFT(半导体元件)的半导体器件。本发明的另一目的是提供一种制造方法，该方法能以低成本制造这种半导体器件，而且不增加制造步骤。
本发明的半导体器件包括至少一个薄膜晶体管，该薄膜晶体管包括半导体层、栅极绝缘膜以及栅极，其中半导体层具有包含沟道区、源区和漏区的结晶区，栅极绝缘膜至少形成在半导体层的沟道区、源区和漏区上，形成的栅极经过栅极绝缘膜与沟道区相对，其中至少一部分半导体层包括能促进结晶的催化剂元素，并且半导体层还包括吸杂区，该吸杂区包括浓度比沟道区或源区和漏区高的催化剂元素；并且吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度，或者栅极绝缘膜不形成在吸杂区上。
在优选实施例中，半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
在优选实施例中，至少一部分吸杂区形成在结晶区中。
在优选实施例中，与沟道区或源区和漏区相比，形成在结晶区中的至少一部分吸杂区具有更大的非晶成分含量和更小的晶体成分含量。
在优选实施例中，该半导体器件包括p沟道薄膜晶体管和n沟道薄膜晶体管，其中至少一个薄膜晶体管是p沟道薄膜晶体管。
在优选实施例中，该半导体器件包括p沟道薄膜晶体管和n沟道薄膜晶体管，其中至少一个薄膜晶体管是n沟道薄膜晶体管。
在优选实施例中，至少一个薄膜晶体管包括p沟道薄膜晶体管和n沟道薄膜晶体管。
在优选实施例中，在至少一个薄膜晶体管工作期间的电子或空穴移动所穿过的区域外部形成吸杂区。
在优选实施例中，形成的吸杂区不与沟道区相邻。
在优选实施例中，该半导体器件还包括连接到至少一个薄膜晶体管的线，其中吸杂区形成在半导体层的周边部分中，在源区或漏区的至少一部分中进行线的电连接，并且该线不连接到吸杂区。
在优选实施例中，半导体器件还包括连接到至少一个薄膜晶体管的线，其中吸杂区形成在半导体层的周边部分中，在源区或漏区的至少一部分中以及吸杂区的一部分中进行线的电连接。
在优选实施例中，至少一个薄膜晶体管包括n沟道薄膜晶体管；并且n沟道薄膜晶体管的吸杂区包括浓度比源区或漏区高的提供n型导电类型的VB族杂质元素。
在优选实施例中，吸杂区包括能吸引催化剂元素的吸杂元素。
在优选实施例中，吸杂区包括提供n型导电类型的VB族杂质元素和提供p型导电类型的IIIB族杂质元素，它们都用做吸杂元素。
在优选实施例中，吸杂区包括浓度为1×1019到1×1021/cm3的提供n型导电类型的杂质元素和浓度为1.5×1019到3×1021/cm3的提供p型导电类型的杂质元素在优选实施例中，吸杂元素包括选自Ar、Kr和Xe的至少一种稀有气体。
在优选实施例中，吸杂区中的至少一种稀有气体的浓度为1×1019到3×1021原子/cm3。
在优选实施例中，催化剂元素包括选自Ni、Co、Sn、Pb、Pd、Fe和Cu的至少一种元素。
在优选实施例中，吸杂区中的催化剂元素的浓度为5×1018原子/cm3或以上。
在优选实施例中，栅极包括选自W、Ta、Ti和Mo的至少一种金属元素。
在优选实施例中，结晶区还包括在沟道区和源区之间的结处和/或在沟道区和漏区之间的结处的LDD区。
本发明的用于制造半导体器件的方法包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成包括结晶区的岛状半导体层；在岛状半导体层上形成栅极绝缘膜；选择地减薄或者选择地除去位于岛状半导体层的区域的外部的一部分栅极绝缘膜，其中在该岛状半导体层的区域中形成沟道区、源区和漏区；在已经减薄或除去岛状半导体层上的栅极绝缘膜的区域中形成能吸引催化剂元素的吸杂区；用用于形成源区和漏区的杂质掺杂岛状半导体层的结晶区；和进行第二次热处理，以便将岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
在优选实施例中，岛状半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
在优选实施例中，至少一部分吸杂区形成在结晶区中。
在优选实施例中，杂质掺杂步骤包括在进行第二次热处理之前掺杂n型杂质和/或p型杂质的步骤。
在优选实施例中，形成吸杂区的步骤包括用能吸引催化剂元素的吸杂元素掺杂岛状半导体层的步骤。
在优选实施例中，在吸杂元素掺杂步骤之前进行至少一部分的杂质掺杂步骤。
在优选实施例中，在吸杂元素掺杂步骤之后进行至少一部分的杂质掺杂步骤。
在优选实施例中，与吸杂元素掺杂步骤同时进行至少一部分的杂质掺杂步骤。
在优选实施例中，通过用吸杂元素选择地掺杂其中已经减薄或除去栅极绝缘膜的岛状半导体层的区域，由此进行吸杂元素掺杂步骤。
在优选实施例中，吸杂元素掺杂步骤包括用浓度比源区和漏区高的吸杂元素掺杂其中已经减薄或除去栅极绝缘膜的岛状半导体层的区域的步骤。
在优选实施例中，吸杂元素包括提供n型导电类型的VB族杂质元素。
在优选实施例中，吸杂元素包括提供n型导电类型的VB族杂质元素和提供p型导电类型的IIIB族杂质元素。
在优选实施例中，吸杂元素包括选自Ar、Kr和Xe的至少一种元素。
在优选实施例中，吸杂区中的吸杂元素的浓度为1×1019到3×1021原子/cm3。
在优选实施例中，吸杂区形成步骤包括使岛状半导体层的区域非晶化的步骤，其中在所述半导体层的区域中已经将栅极绝缘膜减薄或除去到比源区和漏区高的程度。
在优选实施例中，吸杂区形成在电子或空穴移动所穿过的区域的外部的岛状半导体层中。
在优选实施例中，形成的吸杂区不与源区和/或漏区相邻，并且不与沟道区相邻。
在优选实施例中，该方法还包括在第二次热处理之后，形成与包括至少一部分源区或漏区的区域接触的线的步骤。
本发明的用于制造半导体器件的另一方法包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；在多个岛状半导体层的每个上形成栅极绝缘膜；在多个岛状半导体层的每个上的栅极绝缘膜上形成栅极；选择地减薄或者选择地除去位于多个岛状半导体层的至少一个的区域的外部并位于不形成栅极的区域中的一部分栅极绝缘膜，其中在多个岛状半导体层的至少一个的所述区域中形成源区和漏区；进行用于在多个岛状半导体层的每个中形成源区和漏区以及用于形成吸杂区的掺杂工艺，其中吸杂区能吸引在已经减薄或除去栅极绝缘膜的区域中的催化剂元素；和进行第二次热处理，以便将至少一个岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
在优选实施例中，岛状半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
在优选实施例中，至少一部分吸杂区形成在结晶区中。
在优选实施例中，至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括n型掺杂步骤，即用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和p型掺杂步骤，即在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
在优选实施例中，至少一个岛状半导体层包括p沟道薄膜晶体管的岛状半导体层，并且多个岛状半导体层还包括n沟道薄膜晶体管的岛状半导体层，掺杂步骤包括p型掺杂步骤，即用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，即在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
在优选实施例中，至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括n型掺杂步骤，即用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；p型掺杂步骤，即在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域以及其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域。
在优选实施例中，至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括p型掺杂步骤，即用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域和其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，即在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
在优选实施例中，选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤包括在至少一个岛状半导体层的源区和漏区上形成掩模的步骤，和使用该掩模刻蚀栅极绝缘膜的步骤；并且该掩模在掺杂步骤中使用。
在优选实施例中，选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤是在n型掺杂步骤和p型掺杂步骤之间进行的。
在优选实施例中，选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤是在n型掺杂步骤和p型掺杂步骤之间进行的。
在优选实施例中，p型掺杂步骤包括形成掩模的步骤，该掩模覆盖不必用提供p型导电类型的杂质元素掺杂的多个岛状半导体层的每个的区域；并且该掩模在选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤中使用。
在优选实施例中，n型掺杂步骤包括形成掩模的步骤，该掩模覆盖不必用提供n型导电类型的杂质元素掺杂的多个岛状半导体层的每个的区域；并且该掩模在选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤中使用。
在优选实施例中，选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤包括除去掩模的步骤。
本发明的另一用于制造半导体器件的方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括p沟道薄膜晶体管的岛状半导体层和n沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在栅极绝缘膜上形成导电膜并对导电膜进行成形以便在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极；第六步骤，使用第一栅极做掩模，用提供p型导电类型的杂质元素掺杂p沟道薄膜晶体管的岛状半导体层，以便形成源区、漏区和能吸引催化剂元素的吸杂区；第七步骤，在导电膜上形成掩模，该掩模露出p沟道薄膜晶体管的岛状半导体层的一部分，覆盖第一栅极，并限定形成在n沟道薄膜晶体管的岛状半导体层上的第二栅极；第八步骤，使用掩模成形导电膜，以便形成第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模、第一栅极或第二栅极覆盖的多个岛状半导体层的区域，由此进一步用n型杂质掺杂p沟道薄膜晶体管的岛状半导体层的吸杂区，同时形成n沟道薄膜晶体管的岛状半导体层的源区和漏区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第七步骤之后和第八步骤之后之间的任何时候至少进行一次。
在优选实施例中，选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是使用掩模与第八步骤同时进行的，其中该掩模露出p沟道薄膜晶体管的一部分岛状半导体层。
本发明的另一制造半导体器件的方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极做掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，同时在p沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模覆盖n沟道薄膜晶体管的岛状半导体层和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此进一步用p型杂质掺杂p沟道薄膜晶体管的岛状半导体层的吸杂区，同时形成源区和漏区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第七步骤之后和第八步骤之后之间的任何时候至少进行一次。
在优选实施例中，选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是使用第一栅极作掩模与第八步骤同时进行的。
本发明的另一制造半导体器件的方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层做掩模，用提供p型导电类型的杂质元素掺杂岛状半导体层，以便在p沟道薄膜晶体管的岛状半导体层中形成源区、漏区和能吸引催化剂元素的吸杂区，同时在n沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模露出p沟道薄膜晶体管的一部分岛状半导体层和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此使p沟道薄膜晶体管的岛状半导体层的吸杂区非晶化，同时在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，并且进一步用提供n型导电类型的杂质元素掺杂吸杂区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第七步骤之后和第八步骤之后之间的任何时候至少进行一次。
在优选实施例中，选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是与第八步骤同时进行的，并包括选择地减薄或选择地除去没有被第二栅极导电层覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜以及没有被掩模覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜。
本发明的另一制造半导体器件的方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层做掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便在n沟道薄膜晶体管的岛状半导体层中形成源区、漏区和能吸引催化剂元素的吸杂区，同时在p沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模露出n沟道薄膜晶体管的一部分岛状半导体层和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此使n沟道薄膜晶体管的岛状半导体层的吸杂区非晶化，同时在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，并且进一步用提供p型导电类型的杂质元素掺杂吸杂区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后和第八步骤之后之间的任何时候至少进行一次。
在优选实施例中，选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是与第八步骤同时进行的，并包括选择地减薄或选择地除去没有被掩模覆盖的n沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜以及没有被第二栅极导电层覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜。
在优选实施例中，在沟道宽度方向上第二栅极导电层的宽度大于第二栅极的宽度。
在优选实施例中，用于掺杂吸杂区的提供n型导电类型的杂质元素的浓度为1×1019到1×1021原子/cm3，并且用于掺杂吸杂区的提供p型导电类型的杂质元素的浓度为1.5×1019到3×1021原子/cm3。
在优选实施例中，进行第二次热处理，以便至少激活提供n型导电类型的杂质和或提供p型导电类型的杂质，其中这些杂质都是被注入到多个岛状半导体层的源区和漏区中。
在优选实施例中，提供非晶半导体膜的步骤包括以下步骤在非晶半导体膜上形成其中具有开口的掩模；和用催化剂元素通过开口掺杂非晶半导体膜的选择区域。
在优选实施例中，催化剂元素是选自Ni、Co、Sn、Pb、Pd、Fe和Cu的至少一种元素。
在优选实施例中，该方法还包括在第一次热处理之后，用激光照射半导体膜的步骤。
本发明的半导体器件是通过上述任一制造方法制造的。
本发明的电子装置包括前述任一半导体器件。
在优选实施例中，电子装置还包括显示部件，该显示部件包括前述半导体器件。
附图简述

图1A-1H是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图2A-2H是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图3A-3F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图4A-4E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图3F之后连续的)。
图5A-5F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图6A-6E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图5F之后连续的)。
图7A-7F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图8A-8E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图7F之后连续的)。
图9A-9F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图10A-10E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图9F之后连续的)。
图11A-11F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图12A-12E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图11F之后连续的)。
图13A-13F是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图14A-14E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图(在图13F之后连续的)。
图15A-15E是表示根据本发明的实施例用于制造半导体器件的步骤的示意剖面图。
图16A-16D分别是表示根据本发明的实施例的吸杂区的替换布置的示意图；图17A和17B分别是表示根据本发明实施例的吸杂区的替换布置的示意图。
图18A和18B分别是表示根据本发明实施例的半导体器件的结构的示意图。
图19是表示磷掺杂分布的曲线图。
图20A-20C是表示由本发明获得的结晶半导体膜的晶体取向的示意图。
优选实施例的详细说明下面将介绍根据本发明各个实施例的半导体器件及其制造方法。
在本发明的一个实施例中，半导体器件包括包括半导体层的至少一个薄膜晶体管，该半导体层具有包含沟道区、源区和漏区的结晶区；至少形成在半导体层的沟道区、源区和漏区上的栅极绝缘膜；和栅极，它的形成使得经过栅极绝缘膜与沟道相对。至少一部分半导体层包括能促进结晶的催化剂元素，并且半导体层还包括吸杂区，该吸杂区包括浓度比沟道区或源区和漏区高的催化剂元素。吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度，或者栅极绝缘膜不形成在吸杂区上。半导体层还可包括非晶区，并且至少一部分吸杂区可以形成在非晶区内。或者，至少一部分吸杂区可以形成在结晶区中。
本发明的用于制造半导体器件的方法包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成包括结晶区的岛状半导体层；在岛状半导体层上形成栅极绝缘膜；选择地减薄或者选择地除去位于形成沟道区、源区和漏区的岛状半导体层的区域外部的一部分栅极绝缘膜；在已经被减薄或除去的岛状半导体层上的栅极绝缘膜的区域中形成能吸引催化剂元素的吸杂区；用用于形成源区和漏区的杂质掺杂岛状半导体层的结晶区；和进行第二次热处理，以便将岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
这样，根据本发明，TFT包括与源区和漏区分开的半导体层中的吸杂区。吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度(或栅极绝缘膜不形成在吸杂区上)。换言之，在形成吸杂区的区域中选择地减薄栅极绝缘膜。在顶栅型TFT中，通常通过叠加的栅极绝缘膜将杂质元素注入到半导体层中。换言之，通过栅极绝缘膜对半导体层进行掺杂。然后，注入到半导体层中的杂质元素的浓度和掺杂区的结晶度(非晶化的程度)由离子注入条件(主要是加速电压和剂量)和栅极绝缘膜的厚度决定。
这样，在本发明的制造方法中，在半导体层中提供与源/漏区分开的专用吸杂区，并且叠加栅极绝缘膜在源/漏区上以及在吸杂区上形成为不同厚度，其中源/漏区要求具有低电阻，吸杂区要求具有所希望的吸杂能力，以便在吸杂区上的栅极绝缘膜较薄。然后，通过栅极绝缘膜掺杂半导体层。通过这种方式，可以不同地掺杂吸杂区和源/漏区，并且在基本上偏析步骤中将最佳量的n型杂质或p型杂质添加到源/漏区中，而不受吸杂的影响。另一方面，与源/漏区分开，相对于剂量、非晶化程度等，还可以最优化吸杂区，集中在吸杂考虑上。
因此，与其中源/漏区用做吸杂区的常规方法相比，可以增加工艺余量和显著地提高吸杂能力，同时获得缩短和简化工艺的有利效果。而且，还可以提高掺杂装置的生产率。
此外，不象其中源/漏区用做吸杂区的常规方法那样，源/漏区是非吸杂区、或者是待吸杂的区域。因此，沟道区和源/漏区之间的结可以完全被吸杂。这样，可以基本上完全防止导致TFT特性退化的断态漏电流的增加，同时确保更高的可靠性。
而且，利用本发明的制造方法，不象其中吸杂区形成在岛状半导体层外部的常规方法那样，吸杂区的形成和吸杂热处理可以与源/漏区的形成以及源/漏区的激活一起进行，由此简化制造工艺。而且，由于利用本发明的方法，吸杂所需要的距离相对短，因此甚至利用相对短时间的吸杂热处理也可以获得足够的吸杂效率。而且，由于在制造的TFT中没有除去吸杂区，因此当驱动TFT时可以抑制或防止由于催化剂元素反向流到沟道区中而使可靠性退化。此外，吸杂区的形成与源/漏区无关，并且即使在完成TFT之后仍具有足够高的吸杂能力，由此可以获得具有高可靠性的TFT。
这样，利用本发明，可以抑制由于催化剂元素的偏析而产生漏电流，并使TFT实现所希望的特性，这些特性是TFT具有低断态漏电流所需要的，如像素部分中的开关器件、驱动电路中的采样器件、或存储器件。而且，由于通过利用催化剂元素的结晶获得的半导体膜呈现所希望的结晶度，因此本发明的TFT可以具有用做驱动电路中的元件的所希望的特性，这需要具有高场效应迁移率。
在根据本发明优选实施例的半导体器件中，吸杂区形成在某区域外部的半导体层中，其中在驱动薄膜晶体管时，电子或空穴通过该区域移动。利用这种布置，吸杂区的滚动(roll)与源/漏区完全分开，并且专用吸杂区的条件(例如非晶化程度和吸杂元素的浓度)可以最佳化，而与其它条件如电阻无关。而且，优选吸杂区形成得不与沟道区相邻。利用这种吸杂区的布置，可以完全除去沟道区和源/漏区之间的结，如上所述。
在一个实施例中，轻掺杂杂质区(LDD区)可以设置在沟道区和半导体层的源区或漏区之间的结位置处。LDD区能缓和在结处的电场局部化，减少断态漏电流并提高热载流子电阻。利用这种布置，可以充分吸杂沟道区和LDD区之间的结以及LDD区和源/漏区之间的结中的催化剂元素。
在一个实施例中，吸杂区形成在半导体层(薄膜晶体管的有源区)的周边部分中，并且用于电连接薄膜晶体管的线的连接是在至少一部分源区或漏区中进行的。或者，用于电连接薄膜晶体管的线的连接是在包括一部分吸杂区的区域中或在源区或漏区中进行的。如果在这种区中进行线的电连接，载流子(电子或空穴)可能在薄膜晶体管中移动，而不会穿过吸杂区。因此，吸杂区可以专用于吸杂功能，并且可以最佳化。用于获得这种布置的制造方法还包括在第二次热处理之后，形成与包括至少一部分源区或漏区的区域接触的布线的步骤。
在本发明的一个实施例中，主要特征是选择减薄吸杂区上的栅极绝缘膜。为了获得甚至更好的效果，可以进一步减薄吸杂区上的栅极绝缘膜，直到栅极绝缘膜不再存在于吸杂区上的位置。因此，在该制造方法中，选择减薄其中将要形成沟道区、源区和漏区的区域以外的岛状半导体层的区域上的栅极绝缘膜的步骤可以是刻蚀掉该区域上的栅极绝缘膜的步骤。利用这种布置，通过完全偏析用于吸杂区的掺杂条件与用于源/漏区的掺杂条件，可以获得甚至更好的效果。
在本发明中，下列三种方法可用于注入吸杂元素。注意这些方法中的任何一种方法都可单独或组合使用。
注入吸杂元素的第一种方法是用具有吸杂效果的元素(吸杂元素)选择地在其中已经减薄的叠加栅极绝缘膜的区域中掺杂岛状半导体层。因此，利用这种方法制造的半导体器件的吸杂区中包括吸杂元素。由于叠加栅极绝缘膜已经被减薄，因此可以向吸杂区中选择注入大量吸杂元素，由此可以显著提高吸杂区的能力。
用于形成吸杂区而注入吸杂元素的第二种方法是用吸杂元素在其中已经减薄的叠加栅极绝缘膜的区域中以比源区和漏区中的浓度更高的浓度掺杂岛状半导体层。因此，半导体器件的吸杂区包括浓度比源区和漏区高的吸杂元素。与上述第一种方法不一样，吸杂元素还包含于吸杂区以外的区域中。但是，通过利用吸杂区中和其它区域中的栅极绝缘膜的厚度之间的差，可以向吸杂区中引入更大量的吸杂元素，以便吸杂区可以提供足够强以便吸杂源/漏区的吸作用。
吸杂元素可以是提供n型导电类型的VB族杂质元素，如上所述。当这种元素引入到半导体膜中时，催化剂元素在该区域中的固体溶解度增加，由此影响第一吸杂作用，如上所述。因此，第二种方法对于n沟道薄膜晶体管特别有效。在本发明一个实施例的半导体器件中，在n沟道薄膜晶体管的吸杂区中包含浓度比源区和漏区高的VB族杂质元素。
除了提供n型导电类型的VB族杂质元素之外，通过使用提供p型导电类型的VB族杂质元素可以获得良好效果。在这种情况下，吸杂区包括提供n型导电类型的VB族元素和提供p型导电类型的IIIB族杂质元素。当不仅用VB族元素而且用IIIB族元素掺杂吸杂区时，除了第一吸杂作用之外，吸杂机理改变，并且第二吸杂作用变为主要，其中第一吸杂作用只是利用磷实现的。这样，提高了吸杂能力，由此获得更好的吸杂效果。最有效的是使用作为VB族元素的P(磷)和作为IIIB族元素的B(硼)。
在这种情况下，吸杂区可包括浓度为1×1019到1×1021原子/cm3的提供n型导电类型的杂质元素和浓度为1.5×1019到3×1021原子/cm3的提供p型导电类型的杂质元素。在这些范围内获得了足够的吸杂效率。使用在这些范围内以上的浓度是不利的，因为吸杂效率在这个浓度时饱和了，并且将会延长处理时间。
本发明中可使用的其它吸杂元素包括选自Ar、Kr和Xe的一种或多种稀有气体元素。这样，在本发明的一个实施例中，吸杂区包括选自Ar、Kr和Xe的一种或多种稀有气体元素作为吸杂元素。当这种稀有气体存在于吸杂区中时，产生主要晶格应变，由此利用缺陷/偏析部位的第二种吸杂作用效果很强。在这种情况下，吸杂区中的稀有气体元素的浓度优选为1×1019到3×1021原子/cm3。在这些范围内获得了足够的吸杂效率。使用这些范围以上的浓度是不利的，因为吸杂效率在这个浓度时饱和，并且将延长处理时间。
用于形成吸杂区而注入吸杂元素的第三种方法是掺杂岛状半导体层，以便已经减薄叠加栅极绝缘膜的区域比源区和漏区非晶化程度更高。因此，与沟道区、源区或漏区相比，利用这种方法制造的半导体器件的吸杂区包括较多的非晶成分和较少的结晶成分。由于催化剂元素的自由能在非晶区中比在结晶区中低，因此催化剂元素可能扩散到非晶区中。而且，这种方法实现了第二吸杂作用，由此悬挂键、晶格缺陷等形成用于吸引和捕获催化剂元素的偏析部位。利用与源区和漏区分开的设置在TFT的半导体层中的吸杂区，吸杂区可以设置成不干扰载流子(电子或空穴)在TFT中的移动。因此，即使吸杂区被非晶化，增加了其电阻，对TFT也没有副面影响。因此，在半导体层中可以形成具有高吸杂能力的非晶吸杂区，利用常规技术难以实现这一点。
根据Raman光谱中的非晶半导体的TO-声子峰Pa和结晶半导体的TO-声子峰Pc之间的比Pa/Pc可以有效地评估吸杂区、沟道区和源/漏区的结晶条件。利用这种硅膜，例如，结晶硅的TO-声子峰Pc在52cm-1附近，非晶硅的TO-声子峰Pa在48cm-1附近，这反映状态密度。这样，如果Raman光谱中的非晶半导体的TO-声子峰Pa和结晶半导体的TO-声子峰Pc之间的比Pa/Pc在吸杂区中大于在沟道区或源/漏区中，可以确保在本发明中所需要的吸杂效率以获得上述效果。在本发明的制造方法中，优选Raman光谱中的非晶半导体的TO-声子峰Pa和结晶半导体的TO-声子峰Pc之间的比Pa/Pc在吸杂区中大于在源/漏区中，并且即使在第二次热处理之后也保持这种状态。如果TFT是利用这种状态的半导体层制造的，当驱动TFT时，可以在任何时候都保持与吸杂处理期间相同的吸杂能力，和防止催化剂元素从吸杂区反向扩散，由此提高半导体器件的可靠性。
在本发明的一个实施例中，该制造方法还包括在第二次热处理之前，在其选择的区域中用提供n型导电类型或p型导电类型的杂质掺杂岛状半导体层的步骤。利用n型杂质或p型杂质掺杂半导体层的步骤可在用吸杂元素掺杂它之前或之后进行。不管在吸杂元素掺杂步骤之前或之后进行用于形成半导体层的源区和漏区的掺杂步骤，都可以获得本发明的效果。或者，用n型杂质或p型杂质掺杂半导体层的步骤可以与吸杂元素掺杂工艺同时进行。由于n型杂质本身用做吸杂元素，因此该步骤可以与用于形成源/漏区的n型杂质掺杂步骤一起进行，特别是在制造n沟道薄膜晶体管时。通过这种方式，不必提供分开的吸杂步骤，因此简化了制造工艺。
根据本发明另一实施例的制造方法包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成各包括结晶区的岛状半导体层；在多个岛状半导体层的每个上形成栅极绝缘膜；在栅极绝缘膜上形成栅吸；选择地减薄形成源区和漏区的多个岛状半导体层的至少一个的区域外部的一部分栅极绝缘膜；进行掺杂工艺，用于在多个岛状半导体层的每个中形成源区和漏区，和用于在已经减薄了栅极绝缘膜的至少一个岛状半导体层的区域中形成吸杂区；和进行第二次热处理，以便将至少一个岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
掺杂步骤包括n型掺杂步骤，即用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和p型掺杂步骤，即在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
或者，掺杂步骤包括p型掺杂步骤，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，即在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
通过这些制造方法形成的半导体器件包括n沟道薄膜晶体管，它包括半导体层、设置在半导体层上的栅极绝缘和栅极，其中该半导体层具有包含沟道区、源区和漏区的结晶区；p沟道薄膜晶体管，它包括具有结晶区和吸杂区的半导体层、设置在半导体层上的栅极绝缘膜和栅极，所述结晶区包括沟道区、源区和漏区，其中P沟道薄膜晶体管的吸杂区上的栅极绝缘膜的厚度小于P沟道薄膜晶体管的源区和漏区上的栅极绝缘膜的厚度。
利用这些制造方法，n沟道TFT和p沟道TFT可以一起形成，这与在CMOS电路中一样，其中进行用于形成各个源/漏区的n型掺杂步骤和P型掺杂步骤，以便在这些步骤中形成吸杂区，由此简化制造工艺。在p沟道TFT中，P型杂质本身不用做吸杂元素。因此，在用于形成n沟道TFT的源/漏区的n型掺杂步骤期间，将成为吸杂元素的n型杂质注入到吸杂区中。n型杂质或p型杂质通过栅极绝缘膜注入，在吸杂区上的区域中已经减薄了栅极绝缘膜，由此吸杂区中的n型杂质或p型杂质的浓度增加，并且该区域的结晶结构不可能被破坏。另一方面，其上的栅极绝缘膜具有较大厚度的源/漏区在掺杂步骤中不会被损坏，由此可以减小这些区域的电阻，同时保持其结晶条件。而且，利用上述制造方法，用n型杂质的掺杂的源/漏区用做n沟道TFT中的吸杂区，并在n沟道TFT中不形成吸杂区，同时吸杂区只形成在p沟道TFT中。
而且，在上述制造方法中，掺杂步骤可包括n型掺杂步骤，即用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和p型掺杂步骤，即在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域以及其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域。
或者，掺杂步骤可包括p型掺杂步骤，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域以及其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，即在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
通过这些制造方法形成的半导体器件包括n沟道薄膜晶体管，它包括半导体层、设置在半导体层上的栅极绝缘和栅极，其中该半导体层具有结晶区和吸杂区，结晶区包括沟道区、源区和漏区；p沟道薄膜晶体管，它包括具有结晶区和吸杂区的半导体层、设置在半导体层上的栅极绝缘膜和栅极，所述结晶区包括沟道区、源区和漏区，其中至少在n沟道薄膜晶体管中，吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度。
或者，通过这些制造方法形成的半导体器件包括n沟道薄膜晶体管，它包括半导体层、设置在半导体层上的栅极绝缘和栅极，其中该半导体层具有结晶区和吸杂区，结晶区包括沟道区、源区和漏区；p沟道薄膜晶体管，它包括具有结晶区和吸杂区的半导体层、设置在半导体层上的栅极绝缘膜和栅极，所述结晶区包括沟道区、源区和漏区，其中至少在p沟道薄膜晶体管中，吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度。
利用这些制造方法，n沟道TFT和p沟道TFT可以一起形成，其中进行用于形成各个源/漏区的n型掺杂步骤和P型掺杂步骤，以便在这些步骤中，不仅在p沟道TFT中而且在n沟道TFT中形成吸杂区，由此简化制造工艺。尽管P型杂质本身不用做吸杂元素，它与n型杂质一起存在提供强的吸杂作用。因此，通过也在n沟道TFT的半导体层中形成用n型杂质和p型杂质掺杂的吸杂区，进一步提高了n沟道TFT的吸杂能力。而且，在n沟道TFT的吸杂区中，已经选择地减薄了叠加栅极绝缘膜，由此可以用比源/漏区高的n型杂质量掺杂该区域，因此进一步提高吸杂能力。
与在现有技术中一样没有选择减薄的栅极绝缘膜的区域，即使在TFT的半导体层中与源/漏区分开形成吸杂区，在用作为吸杂元素的大量n型杂质掺杂半导体层期间，大量n型杂质将注入到源/漏区中以及吸杂区中，用于进一步提高吸杂能力。用于形成吸杂区的n型杂质的剂量对于源/漏区是过量的，因此这种剂量的n型杂质不会减小电阻，而是会损坏源/漏区并使其非晶化，这显著地提高了它的电阻。这对于P型杂质也是事实。但是，利用这种效果对于n型杂质更占优势，并且在n沟道TFT中可能发生更严重的问题。在本实施例中，利用在吸杂区上和源/漏区上具有不同厚度的叠加栅极绝缘膜，这些区域可在单一步骤中一起被掺杂，同时提供适合于各个区域的不同性能。具体而言，其上叠加栅极绝缘膜较薄的吸杂区掺杂的n型杂质或p型杂质的量比源/漏区大，由此吸杂区被更多地破坏和非晶硅化到优化条件，并作为吸杂区，而其上的叠加栅极绝缘膜较厚的源/漏区较少地被损伤，由此可以减小其电阻，同时保持其结晶条件。
图19示出了利用在本发明人的实验中使用的掺杂装置获得的n型杂质的浓度分布。更具体地说，图19示出了相对于厚度方向，对于注入到氧化硅膜中的n型杂质即磷的在SIM(二次离子质谱仪)基础上的浓度分布数据。水平轴表示从氧化硅膜的上表面计算的深度，“深度0”是最上点。在500埃(50nm)深度的磷浓度为在1000埃(100nm)埃深度的磷浓度的约5倍。因此，当通过在源/漏区上厚度为100nm和在吸杂区上厚度为50nm的栅极绝缘膜掺杂作为n型杂质的磷时，例如，吸杂区的磷浓度是源/漏区的磷浓度的5倍。此外，在吸杂区中，其中叠加栅极绝缘膜的厚度被减少，利用比其中栅极绝缘膜很厚的源/漏区高的加速电压向半导体层中注入磷离子，离子以更高的能量互相碰撞，由此通过破坏吸杂区中的结晶结构使其进一步非晶化。相反，在其中栅极绝缘膜具有较厚厚度的源/漏区中，没有过量地用磷掺杂半导体层，并且离子以较低的能量互相碰撞，以便半导体层没有被非晶化，并其晶体结构保持不变。这样，吸杂区和源漏区可以很容易地一起形成，同时提供适合于各个区域的不同性能。
在根据本发明的一个实施例的制造方法中，选择减薄位于形成源区和漏区的多个岛状半导体层的至少一个的区域以外的一部分栅极绝缘膜的步骤是通过在源区和漏区上形成掩模并使用该掩模刻蚀栅极绝缘膜进行的，其中该掩模在后来的掺杂步骤中也使用。这样，用于选择刻蚀栅极绝缘膜的掩模在掺杂步骤中也被使用，由此可以在不进行分开的光刻步骤的情况下进行减薄吸杂区上的栅极绝缘膜的步骤，即本发明特征步骤，因此简化了制造工艺。
在本发明的一个实施例中，选择减薄位于形成源区和漏区的多个岛状半导体层的至少一个的区域以外的一部分栅极绝缘膜(即将要成为吸杂区的区域中的一部分栅极绝缘膜)的步骤是在n型掺杂步骤和p型掺杂步骤之间进行的。在这种情况下，p型掺杂步骤可以通过形成覆盖不必用提供p型导电类型的杂质元素掺杂的每个半导体层的区域的掩模，接下来的选择减薄一部分栅极绝缘膜的步骤可以使用在p型掺杂步骤中使用的掩模进行。
或者，选择减薄位于形成源区和漏区的多个岛状半导体层的至少一个的区域以外的一部分栅极绝缘膜(即将要成为吸杂区的区域中的一部分栅极绝缘膜)的步骤是在p型掺杂步骤和n型掺杂步骤之间进行的。在这种情况下，n型掺杂步骤可以通过形成覆盖不必用提供n型导电类型的杂质元素掺杂的每个半导体层的区域的掩模，并且接下来的选择减薄一部分栅极绝缘膜的步骤可以使用在n型掺杂步骤中使用的掩模进行。
这样，选择减薄栅极绝缘膜的步骤可以通过使用在前面的n型或p型掺杂步骤中使用的掺杂掩模进行，并且接下来的p型或n型掺杂步骤可以通过选择减薄的栅极绝缘膜进行，由此简化了制造工艺。而且，在选择减薄一部分栅极绝缘膜的步骤可以除去在p型掺杂步骤或n型掺杂步骤中使用的掩模。这样，栅极绝缘膜可以被减薄，同时除去掺杂掩模，由此进一步简化制造工艺。因此，在不对常规工艺增加任何步骤的情况下可以获得本发明的有利效果。具体而言，在掺杂步骤中可以使用光刻胶掺杂掩模，并且当使用氧等离子体除去(灰化)光刻胶掩模时，刻蚀气体可以与该气氛混合，以便同时减薄栅极绝缘膜。
本发明的另一制造方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在栅极绝缘膜上形成导电膜并使导电膜成形，以便在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极；第六步骤，使用第一栅极作掩模，用提供p型导电类型的杂质元素掺杂岛状半导体层，以便形成用于p沟道薄膜晶体管的源区、漏区和吸杂区；第七步骤，在导电膜上形成露出一部分p沟道薄膜晶体管的岛状半导体层、覆盖第一栅极和限定用于n型沟道薄膜晶体管的第二栅极的掩模；第八步骤，使用该掩模成形导电膜，以便形成用于N沟道薄膜晶体管的第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模或栅极覆盖的多个岛状半导体层的区域，由此形成用于p沟道薄膜晶体管的吸杂区，同时形成n沟道薄膜晶体管的源区和漏区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中减薄p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤在第七步骤之后和在第八步骤之后的之间的任何时候至少进行一次。
减薄p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是使用露出P沟道薄膜晶体管的一部分岛状半导体层的掩模而与第八步骤同时进行的，以便选择减薄暴露于p沟道薄膜晶体管的岛状半导体层上的区域中的一部分栅极绝缘膜。
利用这种制造方法，可以实现本发明的半导体器件，由此解决现有技术中的问题并实现本发明的前述目的。而且，利用这种制造方法，在掺杂步骤和减薄栅极绝缘膜的步骤中使用的掩模是通过使用形成栅极的步骤形成的，由此进一步消除了光刻步骤。结果是，可以简化制造工艺，降低半导体器件的制造成本并提高制造产量。
该制造方法的某些步骤可以对以下情况进行转换，以获得相同效果。具体地说，本发明的另一制造方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层的栅极绝缘膜上形成第一栅极，并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层作为掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便形成用于n沟道薄膜晶体管的源区和漏区，同时形成用于p沟道薄膜晶体管的吸杂区；第七步骤，在第二栅极导电膜上形成覆盖n沟道薄膜晶体管的岛状半导体层的掩模，并在第二栅极导电层上形成限定用于p沟道薄膜晶体管的第二栅极的掩模；第八步骤，使用该掩模使第二栅极导电层成形，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此形成用于p沟道薄膜晶体管的源区、漏区和吸杂区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中减薄p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后和第八步骤之后的之间的任何时候至少进行一次。
优选的减薄p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是通过减薄没有被第一栅极覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜而与第八步骤同时进行的。通过这种方式，可以简化制造工艺，同时实现本发明的前述目的。
在这种制造方法中，吸杂区也可以设置在n沟道薄膜晶体管中，以便获得相似效果，具体方法如下。具体地说，本发明的另一制造方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在p沟道薄膜晶体管的岛状半导体层的栅极绝缘膜上形成第一栅极，并在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层作为掩模，用提供p型导电类型的杂质元素掺杂岛状半导体层，以便形成用于p沟道薄膜晶体管的源区、漏区和吸杂区；第七步骤，在第二栅极导电层上形成露出p沟道薄膜晶体管的一部分岛状半导体层的掩模，并形成限定用于n沟道薄膜晶体管的第二栅极的掩模；第八步骤，使用该掩模使第二栅极导电层成形，以便形成第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此形成用于p沟道薄膜晶体管的非晶化吸杂区，同时形成n沟道薄膜晶体管的源区、漏区和吸杂区；和第十步骤，进行第二次热处理，以便将岛状半导体层中的至少一部分催化剂元素移动到吸杂中，其中减薄n沟道薄膜晶体管和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后和第八步骤之后的之间的任何时候至少进行一次。通过这种方式，提供了用于n沟道薄膜晶体管的专用吸杂区，由此提供高吸杂能力。
减薄n沟道薄膜晶体管和p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是通过减薄没有被第二栅极覆盖的n沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜并减薄没有被形成在岛状半导体层上的掩模覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜而与第八步骤同时进行的。通过这种方式，可以简化制造工艺，同时实现本发明的前述目的。
该制造方法的某些步骤可以象如下那样转换，以获得相似的效果。具体地说，本发明的另一制造方法包括第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层的栅极绝缘膜上形成第一栅极，并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层作为掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便形成用于n沟道薄膜晶体管的源区、漏区和吸杂区，同时形成用于p沟道薄膜晶体管的吸杂区；第七步骤，在第二栅极导电层上形成露出n沟道薄膜晶体管的一部分岛状半导体层的掩模，并形成限定用于p沟道薄膜晶体管的第二栅极的掩模；第八步骤，使用该掩模使第二栅极导电层成形，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此形成用于n沟道薄膜晶体管的非晶化吸杂区，同时形成p沟道薄膜晶体管的源区、漏区和吸杂区；和第十步骤，进行第二次热处理，以便将岛状半导体层中的至少一部分催化剂元素移动到吸杂中，其中减薄n沟道薄膜晶体管和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后和第八步骤之后的之间的任何时候至少进行一次。
减薄n沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是通过减薄没有被形成在岛状半导体层上的掩模覆盖的n沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜和减薄没有被第二栅极导电层覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜而与第八步骤同时进行的。通过这种方式，可以简化制造工艺，同时实现本发明的前述目的。
在栅极或栅极导电层用做掩模的这些方法中，形成的第二栅极导电层具有大于第二栅极的宽度。通过这种方式，在掺杂步骤或减薄栅极绝缘膜的步骤中形成的掩模可以在栅极形成步骤中形成。
而且，在本发明的制造方法中，进行第二次热处理，以便激活注入到岛状半导体层的至少源区和漏区中的n型杂质和/或p型杂质。这样，吸杂工艺和杂质激活工艺可以在第二次热处理中一起进行，由此缩短了制造工艺和不需要附加吸杂步骤，这在现有技术中是个问题。结果是，可以简化制造工艺和降低制造成本。
而且，在本发明的半导体器件中，栅极的材料是选自W、Ta、Ti和Mo中的一种或多种元素或其合金。在本发明中，用于吸杂的第二次热处理必须在形成栅极之后进行。这个热处理必须在500℃或更高的温度下进行。因此，鉴于耐热性，优选栅极的材料是高熔点金属。这样，本发明的半导体器件的栅极优选是选自W、Ta、Ti和Mo中的一种或多种元素或其合金。
在根据本发明的另一实施例的制造方法中，提供非晶半导体膜的(第一)步骤包括以下步骤在非晶半导体膜上形成其中具有开口的掩模；和通过该开口用催化剂元素掺杂非晶半导体膜的选择区域。通过这种方式，用催化剂元素选择掺杂一部分非晶半导体膜，以便在第一次热处理中进行晶体生长，该晶体生长横向地从其中添加了催化剂元素的部分开始，由此形成结晶半导体膜。通过这种方式，可以获得具有基本上均匀晶体生长方向的所希望的结晶半导体膜，由此可以进一步提高TFT的目前的驱动功率。而且，在横向生长晶体区中，晶体生长之后的催化剂元素浓度可以从添加催化剂元素饿区域中的催化剂元素浓度减少一到两个数量级，由此减少后来吸杂工艺的负载。
下面参照图20A-20C介绍利用前述方法如何获得这种具有基本均匀晶体生长方向的晶体膜。
在本发明的结晶半导体膜(至少用于形成沟道区)中，被定向的晶面主要是<111>晶带的面。更具体地说，在所有的<111>晶带面中，(110)面取向和(211)面取向构成结晶半导体膜中的50％或以上。通常，当在没有催化剂的情况下进行结晶时，结晶半导体膜可以沿着(111)面取向，这是因为半导体膜下面的绝缘基底膜的影响造成的(特别是在非晶二氧化硅的情况下)。相反，当通过添加催化剂来使非晶半导体膜结晶时，获得的结晶半导体膜的取向晶面主要是<111>晶带的面，这在图20A中示意性地示出了。在图20A中，参考标记281是基底绝缘膜，282是非晶化区中的非晶半导体膜，283是结晶半导体膜，284是催化剂元素的半导体化合物，它是晶体生长的驱动力。
如图20A所示。催化剂元素化合物284存在于晶体生长的前线并从图中的左至右逐步晶化非晶区282。在这个工艺中，催化剂元素化合物284趋于在<111>方向剧烈地生长。结果是，获得的结晶半导体膜在<111>晶带面中取向，如图20A所示。
图20B示出了<111>晶带面。在图20B中，水平轴表示相对于(-100)面的倾角，垂直轴表示表面能量。参考标记285表示位于<111>晶带面的一组晶面。示出(110)面和(111)面是为了对比的目的，它们不是<111>晶带面。
而且，图20C表示晶体取向的标准三角形。<111>晶带平面的分布由虚线表示。典型极点的指数以数字形式示出。在所有<111>晶带面中，(110)面或(211)面是在本发明中获得的结晶半导体膜中的主要晶面，并且当这些面构成50％或以上时可获得有利效果。具有比其它面更高的空穴迁移率的这两个晶面可以提高特别是比n沟道TFT差的p沟道TFT的性能，由此还提供了容易制造良好平衡(we1l-balanced)的半导体电路的优点。
注意，例如通过EBSP(电子背散射衍射图形)确认本发明的结晶半导体膜的晶粒(畴)具有前述特性。
而且，在本发明的制造方法中，选自Ni、Co、Sn、Pb、Pd、Fe和Cu的一种或多种元素用做催化剂元素。选自这些元素当中的一种或多种元素即使极少量也可以提供促进结晶的效果。特别是，Ni可以提供最显著的效果。原因如下。该催化剂元素单独不提供该功能，而是当它与硅膜中的硅结合形成硅化物时促进晶体生长。当使非晶硅膜结晶时，硅化物的结晶结构用做一种类型的模具，由此促进非晶硅膜的结晶化。Ni原子与两个硅原子结合形成硅化物，即NiSi2。NiSi2呈现氟石状结晶结构，这与由单晶硅构成的金刚石的结晶结构非常相似。而且，NiSi2的晶格常数为5.406埃(0.5406nm)，这非常接近于结晶硅金刚石结构的晶格常数，即5.430埃(0.5430nm)。因此，NiSi2是用于结晶非晶硅膜的最佳模具，并且Ni最优选用做本发明中的催化剂。
在使用这种催化剂元素制造的本发明的半导体器件中，选自Ni、Co、Sn、Pb、Pd、Fe和Cu的一种或多种元素作为催化剂元素存在于吸杂区中，用于促进非晶半导体膜的结晶。在这种情况下，用于促进非晶半导体膜结晶的催化剂元素以1×1019原子/cm3或更高的浓度存在于吸杂区中。沟道区中的催化剂元素浓度减少到约1×1015到1×1017原子/cm3，而吸杂区中的催化剂元素浓度增加了两个到四个数量级。
而且，本发明的制造方法还包括在第一次热处理之后，用激光照射结晶半导体膜的步骤。当用激光照射本发明中获得的结晶半导体膜时，用富集方式处理晶粒边界部分和微小的残余非晶区(非晶化区域)，这是由于结晶区和非晶区之间的熔点不同造成的。在引入催化剂元素的同时被结晶的结晶硅膜是柱状晶形式，其内部是单晶的。因此，如果通过激光照射处理晶粒边界部分，可以显著提高结晶度，获得所希望的结晶半导体膜，该结晶半导体膜在整个衬底表面上基本上为单晶。结果是，大大提高了TFT导通状态特性，由此实现了具有提高的电流驱动功率的半导体器件。
第一实施例下面参照图1A-1H介绍本发明的第一实施例。第一实施例涉及在玻璃衬底上制造n沟道TFT的方法。图1A-1H是示意性地表示制造n沟道TFT的步骤的剖面图。
参见图1A，低碱玻璃衬底或石英衬底可用做衬底101。本实施例中使用低碱玻璃衬底。在这种情况下，可以在比玻璃变形点低约10到20℃的温度下对衬底进行预热处理。在衬底101的TFT一侧上形成基底膜，如氧化硅膜、氮化硅膜或氮氧化硅膜，用于防止杂质从衬底101扩散。在本实施例中，使用SiH4、NH3和N2O的材料气体，通过等离子体CVD法淀积作为下部第一基底膜102的氮氧化硅膜，并使用SiH4和N2O的材料气体，同样通过等离子体CVD法在第一基底膜102上淀积第二基底膜103。第一基底膜102的氮氧化硅膜的厚度设定为25-200nm(例如100nm)，并且第二基底膜103的氧化硅膜的厚度设定为25-300nm(例如100nm)。本实施例中使用两层基底膜，例如也可以使用单层氧化硅膜。
然后，通过公知方法如等离子体CVD法或溅射法形成厚度为20-150nm(优选为30-80nm)的非晶硅膜(a-Si)104。在本实施例中，非晶硅膜是通过等离子体CVD法形成厚度为50nm。由于基底膜102和103以及非晶硅膜104可通过相同的淀积方法形成，因此它们还可以连续形成。通过在形成基底膜之后不将它们暴露于大气，可以防止基底膜表面被污染，由此减少制造的TFT之间的特性变化和阈值电压的波动。
然后，将催化剂元素添加到a-Si膜104中，并进行热处理。通过旋涂法将包含例如10ppm重量催化剂元素(本实施例中为镍)的水溶液(乙酸镍的水溶液)涂覆到a-Si膜上，由此形成催化剂元素包含层105。除了镍之外，本实施例中使用的催化剂元素可以是选自铁(Fe)、钴(Co)、锡(Sn)、铅(Pb)、钯(Pd)和铜(Cu)中的一种或多种元素。而且，铷(Ru)、铑(Rh)、锇(Os)、铱(Ir)、铂(Pt)、金(Au)等也可用做催化剂元素，但是这些元素具有较低的催化效果。催化剂元素的剂量非常小，并且a-Si膜104表面上的催化剂元素浓度由总反射X射线荧光(TRXRF)法来控制。在本实施例中，浓度为约7×1012原子/cm3。
注意本实施例中是通过旋涂法添加镍的，催化剂元素的薄膜(本实施例中的镍膜)可以替换地通过汽相淀积法、溅射法等形成在a-Si膜104上。
然后，在惰性气氛(例如氮气氛)中进行热处理。热处理优选在550-600℃下进行30分钟到4小时。在本实施例中，热处理是在580℃下进行1小时。在这个热处理中，添加到a-Si膜104表面的镍105扩散到a-Si膜104中，同时被硅化，并且使用该硅化物做晶核继续进行a-Si膜104的结晶。结果是，使a-Si膜104结晶成结晶硅膜104a。注意，这里的结晶工艺是使用炉子在热处理中进行的，还可以通过使用灯等做热源的RTA(快速热退火)装置进行。
然后，如图1B所示，用激光106照射通过热处理获得结晶硅膜104a，进一步使结晶硅膜104a结晶，由此获得具有改进的结晶度的结晶硅膜104b。这个步骤中使用的激光可以是XeCl准分子激光(波长308nm，脉宽40nsec)或者KrF准分子激光(波长248nm)。激光被成形，以便在衬底101表面上形成细长束点，通过在垂直于束点纵向方向的方向上扫描激光光束，使衬底在其整个表面上结晶。衬底表面优选被扫描，以便相邻光束轨迹具有在其间的叠加部分，并且用激光多次扫描结晶硅膜104a的表面上的任何点，由此提高均匀性。随着通过使用激光照射的熔化/固化工艺减少晶体缺陷，通过上述固相结晶获得的结晶硅膜104a转变成了更高品质的结晶硅膜104b。
然后，通过除去结晶硅膜104b的不需要部分，进行器件隔离工艺。通过这些步骤，形成岛状结晶硅膜(半导体层)107，如图1C所示，它将成为TFT的有源区(源/漏区和沟道区)。然后，形成覆盖岛状结晶硅膜107的栅极绝缘膜108。栅极绝缘膜108优选是厚度为20-150nm的氧化硅膜。
然后，通过溅射法或CVD法在栅极绝缘膜108上淀积导电膜，并构图形成栅极109。导电膜的材料可以是W、Ta、Ti和Mo中的任何一种或其合金，这些都是高熔点金属。导电膜的厚度优选为300-600nm。在本实施例中，导电膜是厚度为450nm的Ta膜，其中添加少量氮。
然后，如图1D所示，使用栅极109做掩模，通过离子掺杂法将高浓度n型杂质(磷)110注入半导体层107中。通过这个步骤，将高浓度的磷110注入到没有被栅极109覆盖的TFT的半导体层107的区域112中。在这个步骤中，用栅极109覆盖和没有掺杂磷110的区域111后来将成为TFT的沟道区。
如图1E所示，在栅极绝缘膜108上形成抗蚀剂掩模113，以便覆盖栅极109。然后，使用掩模113刻蚀栅极绝缘膜108，由此形成选择刻的蚀栅极绝缘膜114。掩模113和栅极绝缘膜114覆盖TFT的半导体层107，露出半导体层107的一部分(周边部分)。
然后，用稀有气体元素(本实施例中为Ar)115从衬底101的上面对衬底101的整个表面进行离子掺杂。通过这个步骤，稀有气体元素115被注入到TFT的有源区的露出区域中，由此形成吸杂区117。被掩模113和栅极绝缘膜114覆盖并且没有掺杂稀有气体元素的其它区域后来将成为TFT的源区和漏区116。稀有气体元素可以是选自Ar、Kr和Xe的一种或多种稀有气体元素。而且，在这个步骤中，吸杂区117中的稀有气体元素的浓度被控制到1×1019到3×1021原子/cm3。而且，在这个步骤中，其上不存在栅极绝缘膜的吸杂区117被重掺杂，由此完全破坏其结晶结构，并使栅极117非晶化。这个状态示于图1F中。
然后，除去在先前步骤中用做掩模的抗蚀剂113之后，在惰性气氛(氮气氛)中进行热处理。在这个热处理步骤中，通过掺杂工艺中的非晶化和以高浓度注入到吸杂区117中的氩115，在形成在源/漏区116外部的吸杂区117中产生的晶体缺陷，将存在于沟道区111和源/漏区116中的镍从沟道区移动到源/漏区并移动到吸杂区117，如图1G中的箭头118所示。这样，保留在TFT的半导体层的沟道区或沟道区和源或漏区之间的结中的催化剂元素可以被除去，由此抑制由于催化剂元素的偏析产生的漏电流。
而且，由于在源区或漏区外部的TFT的一部分有源区中设置吸杂区，可以避免由于吸杂区的非晶化使TFT的源区或漏区的电阻增加的问题。注意，由于在热处理步骤中催化剂元素移动到吸杂区中，因此吸杂区中的催化剂元素的浓度为1×1019原子/cm3或更高。
通用加热炉可用于热处理，但是优选使用RTA(快速热退火)装置。优选的RTA装置是能够通过向衬底表面吹高温惰性气体而快速升高和降低温度的类型的RTA装置。优选地，热处理进行约30秒到10分钟，同时保持温度在550-750℃。温度升高速度和温度降低速度优选为100℃/分钟或以上。注意，这个热处理步骤还激活了掺杂到源/漏区116中的n型杂质(磷)110，由此源/漏区116的表面电阻值减小到1kΩ/平方或以下。然而，吸杂区117留有它的非晶成分。这个步骤之后，在通过激光Raman光谱仪测量的Raman光谱中，非晶半导体的TO-声子峰Pa和结晶半导体的TO-声子峰Pc之间的比Pa/Pc在吸杂区117中比沟道区111中或源/漏区116中的大。在使用透光玻璃衬底的情况下，如本实施例中那样，这个测量可以从衬底的底表面进行。而且，即使在完成TFT之后这个条件也保持不变，因为在这个热处理步骤之后不进行高温步骤。
然后，如图1H所示，氧化硅膜或氮化硅膜形成为其中具有接触孔的层间绝缘膜119，并且通过使用金属材料形成TFT的电极/线120。
最后，在350℃下、在氮气氛中或在latm的混合氢气氛中进行1小时的退火工艺，由此获得TFT121，如图1H所示。如果需要，由氮化硅膜等制成的保护膜可以进一步设置在TFT121上，目的是为了保护TFT121。
第二实施例下面将参照图2A-2H介绍本发明的第二实施例。本实施例涉及在玻璃衬底上制造n沟道TFT的方法，其中该方法不同于第一实施例的方法。本实施例的方法不仅可用在驱动器电路或有源矩阵液晶显示器件或有机EL显示器件的像素部分中，而且可以用做薄膜晶体管中的元件。图2A-2H是示意性地表示制造n沟道TFT的步骤的剖面图。
首先，如图2A所示，例如通过等离子体CVD法在玻璃衬底201上形成基底膜，如氧化硅膜、氮化硅膜或氮氧化硅膜。提供基底膜是为了防止杂质从衬底201扩散。在本实施例中，使用SiH4、NH3和N2O的材料气体，淀积作为下部第一基底膜202的厚度为50nm的氮氧化硅膜，并使用SiH4和N2O的材料气体，在第一基底膜202上淀积厚度为约100nm的第二基底膜203。然后，通过等离子体CVD法等淀积厚度为约20-80nm(例如40nm)的本征(I型)非晶硅膜(a-Si膜)204。
然后，向a-Si膜204的表面添加少量的镍205。添加少量镍205是如下进行的在a-Si膜204上保持镍溶液，利用旋转器在整个衬底201上均匀地涂布该溶液，然后使衬底201干燥。在本实施例中，乙酸镍溶液用做该溶液，水用做溶剂，溶液中的镍浓度控制到8ppm。这个状态示于图2A中。催化剂元素的剂量非常小，并且通过总反射X射线荧光(TRXRF)法控制a-Si膜204表面上的催化剂元素浓度。在本实施例中，该浓度为约5×1012原子/cm2。注意，在这个步骤之前，a-Si膜204的表面可以被臭氧水等稍微氧化，以便在旋涂时提高a-Si膜204的表面的湿润度。
然后，在惰性气氛(例如惰性气氛)中进行第一次热处理。在530-600℃下进行退火工艺30分钟到8小时。例如，在本实施例中，在550℃下进行热处理4小时。在这个热处理中，添加到a-Si膜204表面的镍205扩散到a-Si膜204中，同时被硅化，并且使用该硅化物作为晶核进行a-Si膜204的结晶。结果是，a-Si膜204被结晶成结晶硅膜204a。注意，这里进行的结晶工艺是在使用炉子的热处理中进行的，还可以通过使用灯等作为热源的RTA(快速热退火)装置进行。在获得的结晶硅膜204a中，被定向的晶面主要是<111>晶带面，沿着<111>晶带面取向的50％或更多的区域是沿着(110)面或(211)面取向的区域。而且，获得的结晶硅膜204a的晶畴(各具有基本上均匀取向的区域)具有2到10μm的畴直径。
然后，如图2B所示，用激光207照射通过热处理获得的结晶硅膜204a，以便进一步使结晶硅膜204a结晶，由此获得具有改进的结晶度的结晶硅膜204b。这个步骤中使用的激光可以是XeCl准分子激光(波长308nm；脉宽40nsec)或KrF准分子激光(波长248nm)。该激光被成形，以便在衬底201的表面上形成细长束点，以便通过用激光束在垂直于束点纵向的方向上进行扫描，在衬底的整个表面上使衬底结晶。衬底表面优选被扫描，以便相邻光束轨迹在其间具有叠加部分，并且用激光多次扫描结晶硅膜204a的表面上的任何点，由此提高均匀性。在本实施例中，激光照射步骤是利用300-500mJ/cm2(例如420mJ/cm2)的能量密度进行的。而且，在本实施例中，激光被成形，以便在衬底201的表面上形成尺寸为150mm乘以1mm的束点，并且在垂直于束点纵向的方向并利用间隔宽度为0.05mm的行序列方式扫描衬底201。这样，用激光照射结晶硅膜204a上的任何点总共20次。激光能量应该设定在适当范围内，因为当该能量太低时提高结晶度的效果不够，当该能量太高时在前面步骤中获得的结晶硅膜204a的结晶状态可能复位。通过固相结晶获得的结晶硅膜204a转变成更高品质的结晶硅膜，因为通过激光照射的熔化/固化工艺减少了晶体缺陷。激光照射工艺之后，获得的结晶硅膜204b的晶向和晶畴保留到与激光照射前的结晶硅膜204a的相同，通过EBSP基本上没有观察到变化。但是，在结晶硅膜204b的表面上形成脊，其中该表面上的表面粗糙度为4到9nm。
然后，通过除去结晶硅膜204b的不需要部分，进行器件隔离工艺。通过这些步骤，形成岛状结晶硅膜(半导体层)207，如图2C所示，它是TFT的有源区(源/漏区和沟道区)。
然后，淀积厚度为20-150nm(在本实施例中为100nm)的氧化硅膜，作为栅极绝缘膜208，以便覆盖将成为有源区的半导体层207。该氧化硅膜是通过在150-600℃(优选300-450℃)的衬底温度下通过利用氧的RF等离子体CVD法分解并淀积TEOS(四乙氧基原硅酸盐)形成的。或者，可以在350-600℃(优选400-550℃)的衬底温度下使用具有臭氧气体的TEOS，利用低压CVD法或大气压CVD法形成该氧化硅膜。淀积工艺之后，可以在惰性气氛中在500-600℃下进行退火工艺，时间为1-4小时，以便提高栅极绝缘膜本身的体性能以及结晶硅膜和栅极绝缘膜之间的界面性能。
然后，通过溅射法淀积厚度为300到600nm的高熔点金属。在本实施例中，淀积厚度为300-600nm(例如450nm)的钨(W)。然后，对钨膜进行构图，形成栅极209。
然后，如图2D所示，使用栅极209做掩模，利用离子掺杂法将低浓度杂质(磷)210注入到有源区中。磷化氢(PH3)用做掺杂气体，加速电压设定为60-90kv(例如70kv)，剂量设定为1×1012到1×1014cm-2(例如8×1012cm-2)。通过这个步骤，用低浓度磷210掺杂了没有被栅极209覆盖的半导体层207的区域212，并且被栅极209屏蔽和没有掺杂磷210的区域211后来将成为TFT的沟道区。
然后，如图2E所示，在栅极绝缘膜208上形成抗蚀剂掩模213，以便覆盖栅极209。然后，使用掩模213刻蚀栅极绝缘膜208，由此形成选择刻蚀的栅极绝缘膜214。在本实施例中，使用CHF3做刻蚀气体，通过RIE(反应离子刻蚀)法进行刻蚀工艺。相对于下面硅膜的刻蚀选择率为约10∶1，这就足够了。用于选择刻蚀栅极绝缘膜的方法还可以是普通的等离子体刻蚀法、ICP(感应耦合等离子体)法等，并且刻蚀气体还可以是任何其它合适的CFC气体，如CF4或SF6。注意，在本例中在干燥工艺中刻蚀栅极绝缘膜208，还可以使用氢氟酸等进行湿法刻蚀。这个步骤之后，被刻蚀的栅极绝缘膜214覆盖半导体层207，露出它的一部分(周边部分)。
然后，除去掩模213之后，提供具有厚侧壁的另一光刻胶掩模215，以便覆盖栅极209，如图2F所示。然后，使用光刻胶掩模215，利用离子掺杂法向半导体层207中注入高浓度杂质(磷)216p。磷化氢(PH3)用做掺杂气体，加速电压设定为60-90kv(例如70kv)，剂量设定为1×1015到8×1015cm-2(例如4×1015cm-2)。这个步骤中，用磷掺杂了没有被掩模215覆盖的半导体层207的区域，并且用磷完全不同地掺杂了其上存在栅极绝缘膜214的区域217和没有被栅极绝缘膜214屏蔽的区域218。
图19示出了掺杂分布图。通过厚度为100nm的叠加栅极绝缘膜214用磷掺杂了区域217。因此，图19中的1000-1400埃(100-140nm)的深度范围表示掺杂到区域217中的硅膜中的磷的浓度。相反，用磷直接掺杂其上不存在栅极绝缘膜214的区域218。因此，图19中的0-400埃(0-40nm)的深度范围表示掺杂到区域218中的硅膜中的磷的浓度。这样，掺杂的区域217和区域218之间存在一个数量级或更大的浓度差，其中区域218中的磷的实际量比区域217中的磷的实际量大10倍或更多。此外，在区域218中，不存在叠加栅极绝缘膜，利用比区域217中高的加速电压将磷离子注入到其中存在叠加栅极绝缘膜的半导体层中，并且离子以更高的碰撞能量互相碰撞，由此通过破坏区域218中的结晶结构而使半导体层非晶化。相反，在区域217中，由于存在栅极绝缘膜而使离子碰撞能量减少，由此不使半导体层非晶化，并且其结晶结构保持不变。
区域217后来将成为TFT的源/漏区，区域218后来降成为其吸杂区。这样，吸杂区和源/漏区很容易一起形成，同时提供适合于各个区域的不同性能。在半导体层207中，被抗蚀剂掩模215覆盖和没有掺杂高浓度磷216p的区域留做用低浓度磷掺杂的区域，它形成LDD(轻掺杂漏)区216。通过形成前述LDD区216，在沟道区和源/漏区之间的结上的电场局部化减少了，由此可以减少TFT断态漏电流，和抑制由于热载流子造成的退火，因此提高了TFT的可靠性。
然后，在除去光刻胶掩模215之后，在惰性气氛(例如氮气氛中)中进行第二次热处理。在本实施例中，热处理是在500-600℃下在氮气氛中进行的，时间为30分钟到8小时(例如在550℃，进行4小时)。在这个工艺中，重掺杂磷的非晶化吸杂区218提供比源/漏区217更强的吸杂作用，由此进行吸杂工艺。在区域218中，已经形成了能够捕获镍的缺陷、偏析部位等，并且区域218已经被非晶化，由此降低了其中的镍的自由能。而且，通过重磷掺杂大大提高了硅膜对于镍的固体溶解度。利用这些吸杂源，将留在沟道区211和源/漏区217中的镍移动到吸杂区218中，如箭头219所示，如图2G所示。注意，由于在热处理步骤中将催化剂元素移动到吸杂区218中，因此吸杂区中的催化剂元素的浓度为1×1019/cm3或更高。
注意，这个第二热处理步骤还激活了掺杂到源/漏区217和LDD区216中的磷。结果是，源/漏区217的表面电阻为0.8到1.5kΩ/平方，LDD区216的表面电阻为30-60kΩ/平方。由于吸杂区218已经被非晶化，其结晶结构完全被破坏，因此吸杂区218不能恢复为结晶区和不能被激活。在本实施例中，吸杂区218的电阻值为1MΩ/平方或更高。这种条件下，该源/漏区根本不能用做现有技术中的源/漏区。然而，在本发明中，吸杂区形成在半导体层中并与源/漏区分开形成，由此吸杂区不干扰TFT的工作。而且，在通过激光Raman光谱仪测量的Raman光谱中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc之间的比Pa/Pc在吸杂区218中比沟道区211中或源/漏区217中的大。而且，即使在完成TFT之后这个条件也保持不变，因为在这个热处理步骤之后不进行高温步骤。
然后，如图2H所示，厚度为约600nm的氧化硅膜或氮化硅膜形成为层间绝缘膜220。在使用氧化硅膜的情况下，氧化硅膜优选通过使用具有氧的TEOS等离子体CVD法或低压CVD法或使用具有臭氧的TEOS的大气压CVD法形成，由此获得具有所希望阶梯覆盖性能的层间绝缘膜。而且，当使用SiH4和NH3作为材料气体，通过等离子体CVD法淀积氮化硅膜时，通过向有源区和栅极绝缘膜之间的界面输送氢原子可以获得减少悬挂键的效果，这些悬挂键将使TFT性能退化。
然后，在层间绝缘膜220中形成接触孔，并且通过使用金属膜例如氮化钛和铝的两层膜形成TFT的电极/线221。氮化钛膜是用于防止铝扩散到半导体层中的阻挡膜。在TFT(图2H中的222)用做用于开关像素电极的像素TFT的情况下，由透明导电膜如ITO形成的像素电极连接到栅极以外的两个电极中的一个(即漏极)上，并且源极总线连接到另一电极(即源极)。在本实施例中，源极和源极总线互相一体地形成。经过源极总线输送视频信号，并且在来自栅极总线209的栅极信号的基础上，将需要的电荷写入像素电极中。而且，TFT能够容易地应用于薄膜集成电路，在这种情况下，在栅极209上形成附加接触孔，用于提供所需布线。
最后，在350℃下、在氮气氛中或氢气氛中进行1小时的退火工艺，由此完成TFT 222，如图2H所示。如果需要，还可以在TFT 222上设置由氮化硅构成的保护膜，用于保护TFT 222。
根据上述实施例制造的TFT具有非常高的性能，场效应迁移率为约200cm2/Vs，并且阈值电压为约1.5V，并且仍然没有TFT断态漏电流的不正常增加，这种不正常增加在现有技术中是常见的，并且漏电流稳定地呈现0.1pA/W或更小的极低值。这个值与没有使用催化剂元素制造的常规TFT的漏电流值基本相同。这样，由本发明大大提高了制造产量。而且，在对于电阻与重复操作、电阻与偏置电压和电阻与热应力的测试中基本上没有观察到特性退化，这表明获得了比现有技术更高的可靠性。
根据本实施例制造了具有双栅结构的TFT，并且该TFT可用做液晶显示面板的有源矩阵衬底上的像素TFT。与利用常规方法制造的参考面板相比，获得的液晶显示面板具有高显示品质，具有显著低的显示非均匀性、由于TFT漏电流产生的非常少的像素缺陷、以及高对比率。
第三实施例下面介绍本发明的第三实施例。本实施例涉及一种在玻璃衬底上制造具有CMOS结构的电路的工艺，其中该CMOS结构包括n沟道TFT和p沟道TFT的补偿设置，并用在有源矩阵液晶显示器件的外围驱动电路或普通薄膜集成电路中。
图3A-3F和图4A-4E是连续表示用于制造本实施例的TFT的步骤的剖面图。
参见图3A，低碱玻璃衬底或石英衬底可用做衬底301。本实施例中使用低碱玻璃衬底。在这种情况下，在比玻璃变形点低约10到20℃的温度下对衬底进行预热处理。基底膜如氧化硅膜、氮化硅膜或氮氧化硅膜形成在衬底301的TFT一侧，用于防止杂质从衬底301扩散。在本实施例中，使用SiH4、NH3和N2O的材料气体，利用等离子体CVD法淀积氮氧化硅膜，作为下部第一基底膜302，并使用TEOS和氧的材料气体，同样利用等离子体CVD法在第一基底膜302上淀积作为第二基底膜303的氧化硅膜。第一基底膜302的氮氧化硅膜的厚度设定为25到200nm(例如50nm)，第二基底膜303的氧化硅膜的厚度设定为25到300nm(例如100nm)。
然后，通过公知方法如等离子体CVD法或溅射法形成厚度为20-150nm(优选30-80nm)的非晶硅膜(a-Si膜)304。在本实施例中，非晶硅膜是通过等离子体CVD法形成的并且厚度为50nm。而且，在本实施例中，基底膜302和303和非晶硅膜304是使用多室等离子体CVD装置在不将衬底暴露于大气空气的情况下连续形成的。通过这种方式，可以防止基底膜和a-Si膜(它将成为TFT中的反向沟道)之间的界面被污染，由此减少制造的TFT当中的特性变化和阈值电压的波动。
然后，向a-Si膜304的表面中添加少量催化剂元素(本实施例中为镍)305。少量镍305的添加是如下进行的在a-Si膜304上保持镍溶液，利用旋涂器在衬底上均匀地分散溶液，然后烘干衬底301。在本实施例中，乙酸镍用做溶质，水用做溶剂，并且溶液中的镍浓度被控制到10ppm。这个状态示于图3B中。在图3B中所示状态下在a-Si膜304的表面上添加的镍的浓度为约7×1012原子/cm2，如通过总反射X射线荧光(TRXRF)法测量的。除了施加含有催化剂元素的溶液的方法之外，用催化剂元素掺杂非晶硅膜的方法还包括汽相施加法，如等离子体掺杂法、汽相淀积法和溅射法。当使用溶液时，很容易控制要添加的催化剂元素的量，并且很容易添加极少量的催化剂元素。
然后，在惰性气氛(例如氮气氛中)中进行热处理。热处理是在520-600℃下进行1到8小时。在本实施例中，在580℃下进行热处理1小时。在这个热处理中，添加到a-Si膜304表面的镍305扩散到a-Si膜304中，同时被硅化，并且使用该硅化物作为晶核进行a-Si膜304的结晶。结果是，a-Si膜304被结晶成结晶硅膜304a，如图3C所示。注意，这里该结晶工艺是在使用炉子的热处理中进行的，还可以通过能快速升高和降低温度的RTA(快速热退火)装置进行。
然后，如图3D所示，用激光306照射通结晶硅膜304a，以便进一步使结晶硅膜304a结晶，由此改进其结晶度。在这个步骤中，XeCl准分子激光(波长308nm；脉宽40nsec)用做激光。激光照射是利用350-500mJ/cm2(例如420mJ/cm2)的能量密度进行的。在本实施例中，激光被成形，以便在衬底301的表面上形成尺寸为150mm乘以1mm的细长束点，并且在垂直于束点纵向的方向并利用间隔宽度为0.05mm的行序列方式扫描衬底301。这样，用激光照射结晶硅膜304a上的任何点总共20次。通过固相结晶获得的结晶硅膜304a转变成更高品质的结晶硅膜，因为通过激光照射的熔化/固化工艺减少了晶体缺陷。这个步骤中使用的激光可以是脉冲振荡型或连续振荡型的KrF准分子激光、XeCl准分子激光、YAG激光或YVO4激光。结晶条件可以适当地为每个具体应用而确定。
然后，通过除去结晶硅膜304b的不需要部分，进行器件隔离工艺。通过这些步骤，形成岛状结晶硅膜(半导体层)307n和307p，如图3E所示，它们将分别成为n沟道TFT和p沟道TFT的有源区(源/漏区和沟道区)。
可以以约1×1016到5×1017/cm3的浓度向n沟道TFT和p沟道TFT的半导体层的整个表面添加硼(B)作为提供p型导电类型的杂质元素，目的是为了控制阈值电压。可以利用离子掺杂法掺杂硼(B)，或者可以在淀积非晶硅膜时向非晶硅膜添加硼。
随后，淀积厚度为20-150nm(本实施例中为100nm)的氧化硅膜，作为栅极绝缘膜308，以便覆盖半导体层307n和307p。该氧化硅膜是在150-600℃(优选300-450℃)的衬底温度下通过利用氧的RF等离子体CVD法分解和淀积TEOS(四乙氧基原硅酸盐)而形成的。淀积工艺之后，可以在500-600℃下在惰性气体气氛中进行退火工艺1到4小时，以便改进栅极绝缘膜本身的体性能和结晶硅膜与栅极绝缘膜之间的界面特性。栅极绝缘膜308还可以是任何其它合适的含硅绝缘膜，并且可以是单层膜或多层膜。
然后，如图3F所示，通过溅射法淀积高熔点金属，然后构图形成栅极309n和309p。高熔点金属可以是选自钽(Ta)、钨(W)、钼(Mo)和钛(Ti)、含有这些元素作为其主要成分的合金、或者这些元素的合金(通常为Mo-W合金或Mo-Ta合金)中的一种材料。该材料还可以是硅化钨、硅化钛或硅化钼。在本实施例中，淀积厚度为300-600nm(例如450nm)的钨(W)。用于减小电阻而添加的杂质的浓度优选很低。当氧浓度设定为30ppm或以下时，实现了20μΩcm或更低的电阻率值。
然后，使用栅极309n和309p做掩模，利用离子掺杂法向有源区中注入低浓度杂质(磷)310。磷化氢(PH3)用做掺杂气体，加速电压设定为60-90kv(例如70kv)，剂量设定为1×1012到1×1014cm-2(例如2×1013cm-2)。通过这个步骤，用低浓度磷310掺杂了没有被栅极309n和309p覆盖的岛状硅膜307n和307p的区域，并且被栅极309n和309p屏蔽和没有掺杂杂质310的区域后来将分别成为n沟道TFT和p沟道TFT的沟道区311n和311p。这个状态示于图3F中。
然后，如图4A所示，提供光刻胶掺杂掩模313和314。在n沟道TFT中，提供具有厚侧壁的光刻胶掺杂掩模313，以便覆盖栅极309n，如图4A所示。在p沟道TFT中，提供具有甚至更厚的侧壁的光刻胶掺杂掩模314，以便覆盖栅极309p，只露出半导体层307p的周边部分，如图4A所示。之后，使用光刻胶掩模313和314利用离子掺杂法将杂质(磷)注入到半导体层中。磷化氢(PH3)用做掺杂气体，加速电压设定为60-90kv(例如80kv)，剂量设定为1×1015到1×1016cm-2(例如5×1015cm-2)。通过这个步骤，向没有被光刻胶掩模313覆盖的区域317中的n沟道TFT的半导体层307n中注入了高浓度杂质(磷)315。区域317的一部分后来将成为n沟道TFT的源/漏区。在半导体层307n中，用光刻胶掩模313覆盖和没有掺杂高浓度磷315的区域318留做用低浓度磷掺杂的区域，它形成LDD(轻掺杂漏)区。在p沟道TFT的半导体层307p中，向没有被光刻胶掩模314覆盖的区域318中注入高浓度杂质(磷)315。此时，区域317和区域318中的n型杂质元素(磷)315的浓度为1×1019到1×1021/cm3。而且，n沟道TFT的LDD区318中的n型杂质元素(磷)310的浓度在1×1017到1×1019/cm3范围内，在这个范围内该区域用做LDD区。通过提供LDD区，减少了在沟道区和源/漏区之间的结中的电场局部化，由此可以减少TFT断态漏电流和抑制由于热载流子产生的退化。
然后，如图4B所示，使用光刻胶掩模313和314作掩模，刻蚀栅极绝缘膜308，这些掩模在上述n型杂质掺杂步骤中已经被使用，由此形成选择减薄的栅极绝缘膜319。之后，除去光刻胶掩模313和314。在本实施例中，减薄栅极绝缘膜308的步骤和除去光刻胶掩模313和314的步骤是作为单一步骤通过等离子体刻蚀一起进行的。换言之，栅极绝缘膜308被减薄，同时使通过掺杂步骤已经硬化的光刻胶掩模313和314灰化。氧气和CF4气体用做刻蚀气体。只利用氧气的等离子体刻蚀工艺对于灰化和除去光刻胶掩模就足够了，添加CFC气体如CF4为刻蚀作为栅极绝缘膜的氧化硅膜提供附加效果。通过调整要引入的CF4气体的量可以控制栅极绝缘膜的刻蚀速度。这样，在本实施例中，完全灰化和除去光刻胶掩模313和314，同时将没有被光刻胶掩模313和314覆盖的部分栅极绝缘膜刻蚀掉约30nm的刻蚀量。
在同时进行除去光刻胶掩模的步骤和减薄栅极绝缘膜的步骤情况下，从除去光刻胶掩模开始也刻蚀了被光刻胶掩模屏蔽的部分，为了防止这一点，该步骤可以转换为通过在刻蚀步骤中的某一时刻关断CF4气体的供应并使用氧气的只灰化步骤。通过这种方式，可以防止光刻胶掩模下面的部分栅极绝缘膜完全被减薄。这个步骤之后，选择减薄的栅极绝缘膜319在半导体层的区域317和区域318上具有约70nm的减小厚度。
然后，如图4C所示，提供另一光刻胶掺杂掩模320以便覆盖n沟道TFT的半导体层307n。然后，使用光刻胶掩模320和p沟道TFT的栅极绝缘膜309p做掩模，向p沟道TFT的半导体层307p中注入提供p型导电类型(硼)的杂质321。乙硼烷(B2H6)用做掺杂气体，加速电压设定为40-80kv(例如65kv)，剂量设定为1×1015到1×1016cm-2(例如5×1015cm-2)。在这个步骤中，向除了栅极309p下面的沟道区311p之外的p沟道TFT的半导体层307p的区域中注入高浓度硼321。由于通过叠加栅极绝缘膜319用硼掺杂了半导体层，因此用不同量的硼掺杂了叠加栅极绝缘膜319很厚的区域322和叠加栅极绝缘膜319已经被减薄的区域323，因此这些区域将具有不同的结晶条件。在栅极绝缘膜319很薄的区域323中，与区域322相比，硼浓度较高。此外，在叠加栅极绝缘膜319很薄的区域323中，利用比在区域322中高的加速电压向半导体层中注入硼离子，并且硼离子以更高的硼撞能量互相碰撞，由此在区域323中更进一步破坏了结晶结构。相反，在区域322中，由于存在栅极绝缘膜而减少了离子碰撞能量，由此半导体层的所希望的结晶结构保持不变。
通过这个步骤，先前用低浓度n型杂质(磷)310掺杂的区域322的导电类型从n型转变为p型，并且区域322后来将成为TFT的源/漏区。而且，进一步用高浓度硼321掺杂先前用高浓度磷315掺杂的区域323，并且破坏其结晶结构，由此区域32用做吸杂区。这样，吸杂区和源/漏区可以很容易地一起形成，同时提供使适用于各个区域的不同性能。此时，吸杂区323中的p型杂质元素(硼)321的浓度为1.5×1019到3×1021/cm3。在这个步骤中，n沟道TFT的有源区307n完全被掩模320覆盖和没有掺杂硼321。
然后，除去光刻胶掩模320之后，在惰性气氛(例如氮气氛中)中进行第二次热处理。在本实施例中，第二次热处理是在550℃下使用通用扩散炉进行4小时。其它方法也可用于该热处理，并且其条件可以根据每个特殊应用而适当确定。在这个热处理步骤中，掺杂到n沟道TFT的半导体层307n中的源/漏区317中的磷增加了该区域对于镍的固体溶解度。然后，存在于沟道区311n和LDD区316中的镍从沟道区移动到LDD区并移动到源/漏区317，如图4D中的箭头324所示。而且，以高浓度掺杂到形成在p沟道TFT的半导体层307p中的源/漏区外部的吸杂区323中的磷和硼以及在硼掺杂工艺期间产生的晶体缺陷等使存在于沟道区311p和源/漏区322中的镍从沟道区移动到源/漏区并移动到吸杂区323，如箭头324所示。由于在热处理中使镍移动到吸杂区323中，因此吸杂区323中的镍浓度为1×1019/cm3或更高。
这个热处理步骤还激活了掺杂到n沟道TFT的源/漏区317和LDD区316中的n型杂质(磷)和掺杂到p沟道TFT的源/漏区322中的p型杂质(硼)。结果是，n沟道TFT的源/漏区317的表面电阻值为约0.5-1kΩ/平方，并且LDD区316的表面电阻值为约30-60kΩ/平方。而且，p沟道TFT的源/漏区322的表面电阻值为越1-1.5kΩ/平方。在吸杂区323中，由n型杂质元素(磷)和p型杂质元素(硼)引入的载流子(电子和空穴)互相抵消，并且吸杂区323经受了注入损伤，因为叠加栅极绝缘膜已经被减薄。因此，吸杂区323的表面电阻值为10kΩ/平方的数量级，由此区域323不能用做源/漏区。但是，吸杂区323与源区和漏区分开地以如下布置形成在p沟道TFT的半导体层中，其中该吸杂区不干扰TFT中的载流子的移动。因此，吸杂区323的表面电阻值不妨碍晶体管的工作。这个步骤之后，在如通过激光Raman光谱仪测量的Raman光谱中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc之间的比Pa/Pc在吸杂区323中比在沟道区311p或源/漏区322中的大。
然后，如图3D所示，形成层间绝缘膜。形成厚度为400-1500nm(通常为600-1000nm)的氮化硅膜、氧化硅膜或氮氧化硅膜。在本实施例中，互相淀积厚度为200nm的氮化硅膜325和厚度为700nm的氧化硅膜326，由此提供两层膜。淀积工艺是通过等离子体法进行的，以便使用SiH4和NH3作为材料气体连续形成氮化硅膜，使用TEOS和O2作为材料气体形成氧化硅膜。无需说，层间绝缘膜可以是任何其它合适的含硅绝缘膜，并且可以是单层膜或多层膜，在这种情况下上层可以是有机绝缘膜，如丙烯酸膜。
然后，在300-500℃下进行另一热处理约30分钟到4小时，作为对半导体层的加氢处理步骤。这个步骤是通过向有源区和栅极绝缘膜之间的界面输送氢原子进行的，用于端接(terminating)使TFT特性退化的悬挂键并使悬挂键不活泼。在本实施例中，在410℃下在含有约3％氢的氮气氛中进行热处理1小时。当层间绝缘膜(特别是氮化硅膜325)中包含足量的氢时，通过在氮气氛中进行热处理可以获得该效果。可以使用的其它加氢工艺包括等离子体加氢工艺(使用被等离子体激活的氢)。
之后，在层间绝缘膜中形成接触孔，并且通过使用金属膜如氮化钛和铝的两层膜形成TFT的电极/线327。氮化钛膜是用于防止铝扩散到半导体层中的阻挡膜。最后，在350℃下进行退火工艺1小时，由此获得n沟道TFT 328和p沟道TFT 329，如图4E中所示。如果需要，可以在栅极309n和309p上形成附加接触孔，用于提供电极与线327之间的所需连接。而且，可以在每个TFT上进一步提供由氮化硅等构成的保护膜，用于保护TFT。
根据上述实施例制造的n沟道TFT和p沟道TFT呈现非常希望的特性，并分别具有250-300cm2/Vs和120-150cm2/Vs的高场效应迁移率，并且阈值电压分别为约1V和约-1.5V。而且，随着具有根据本实施例制造的n沟道TFT和p沟道TFT的补偿设置的CMOS电路用在各种电路如反相器链和环振荡器中，这些电路呈现比现有技术更高的可靠性和更稳定的电路特性。
第四实施例下面将介绍本发明的第四实施例。本实施例也涉及一种在玻璃衬底上制造具有CMOS结构的电路的工艺，其中该CMOS结构包括n沟道TFT和p沟道TFT的补偿设置。
图5A-5F和图6A-6E是连续表示用于制造本实施例的TFT的步骤的剖面图。
参见图5A，利用与第一到第三实施例相同的方式，在玻璃衬底401的TFT一侧按顺序形成作为下部第一基底膜402的氮氧化硅膜和作为第二基底膜403的氧化硅膜，并在其上形成例如厚度为50nm的a-Si膜404。然后，如图5B所示，利用与第一到第三实施例相同的方式向a-Si膜404的表面添加少量镍405。
然后，进行第一次热处理，以便使用添加到a-Si膜404中的镍405做催化剂，使a-Si膜404在固相中结晶，由此获得结晶硅膜404a。这个状态示于图5C中。之后，如图5D所示，利用与第一到第三实施例相同的方式，用激光406照射结晶硅膜404a，以便提高其结晶度，由此获得更高品质的结晶硅膜404b。
然后，通过除去结晶硅膜404b的不需要部分，进行器件隔离工艺。通过这个步骤，形成岛状结晶硅膜407n和407p，如图5E所示，它们将分别成为n沟道TFT和p沟道TFT的半导体层。
然后，用与第一到第三实施例相同的方式，淀积作为栅极绝缘膜408的例如厚度为100nm的氧化硅膜，以便覆盖结晶硅膜407n和407p，它们将成为有源区。然后，如图5F所示，通过溅射法淀积高熔点金属(本例中为钨)，然后进行构图，形成栅极409n和409p。
然后，用与第三实施例相同的方式向半导体层中注入低浓度杂质(磷)。通过这个步骤，没有被栅极409n和409p覆盖的半导体层407n和407p的区域成为用低浓度磷410掺杂的区域412，被栅极409n和409p屏蔽和没有掺杂杂质410的区域将在后面成为n沟道TFT和p沟道TFT的沟道区411n和411p。这个状态示于图5中。
然后，如图6A所示，在n沟道TFT中提供光刻胶掺杂掩模413，以便覆盖栅极409n，并且半导体层407n的周边部分露出。此时，在p沟道TFT上不提供掩模，由此完全露出TFT。然后，使用光刻胶掩模413和p沟道TFT的栅极409p做掩模，通过离子掺杂方法将提供p型导电类型的杂质(硼)414注入到有源区中。乙硼烷(B2H6)用作掺杂气体，加速电压设定为40kv-80kv(例如70kv)，并且剂量设定为1×1015到1×1016cm-2(例如7×1015cm-2)。通过这个步骤，用高浓度的硼掺杂没有被掩模413屏蔽的n沟道TFT的半导体层407n的区域415。用高浓度的硼414掺杂栅极409p下面的沟道区411p以外的p沟道TFT的半导体层407p的区域416。通过高浓度的p型杂质(硼)使已经预先用低浓度n型杂质(磷)掺杂的区域416的导电类型从n型转变为p型。此时，区域415和区域416中的p型杂质元素(硼)414的浓度是1.5×1019到3×1021/cm3。
然后，使用在n型杂质掺杂步骤中已经使用的抗蚀剂掩模413和p沟道TFT的栅极409p作掩模，刻蚀栅极绝缘膜408，以便形成选择变薄的栅极绝缘膜417。在本实施例中，使用CHF3作刻蚀气体，通过RIE(反应离子刻蚀)法将栅极绝缘膜408刻蚀掉约50nm。用于选择刻蚀栅极绝缘膜的方法可用普通等离子体刻蚀法代替，并且刻蚀气体可以是其它任何合适的CFC气体，如CF4或SF6。注意到，在本实施例中在干法工艺中刻蚀栅极绝缘膜408时，还可以使用采用氢氟酸等的湿法刻蚀。通过这个步骤，栅极绝缘膜408在没有被掩模413或p沟道TFT的栅极409p覆盖的区域中被减薄。在本实施例中，可以控制刻蚀工艺，以便刻蚀量为50nm。因此，选择减薄的栅极绝缘膜417的厚度在n沟道TFT的半导体层407n的区域415和在p沟道TFT的半导体层407p的区域416上为约50nm。
然后，除去抗蚀剂掩模413之后，提供光刻胶掺杂掩模418和419，如图6C所示。具有厚侧壁的光刻胶掺杂掩模418设置在n沟道TFT的半导体层407n上，以便覆盖栅极409n，如图6C所示。在p沟道TFT中，提供具有较厚侧壁的光刻胶掺杂掩模419，以便覆盖栅极409p，其中只露出有源407p的周边部分，如图6C所示。然后，使用抗蚀剂掩模418和419，通过离子掺杂方法将高浓度杂质(磷)420注入到半导体层中。
磷化氢(PH3)用作掺杂气体，加速电压设定为60kv-90kv(例如70kv)，并且剂量设定为2×1015到1×1016cm-2(例如5×1015cm-2)。在这个步骤中，通过叠加的栅极绝缘膜417用磷掺杂没有被掩模418和419覆盖的半导体层407n和407p的区域时，其上的叠加栅极绝缘膜417已经被减薄的区域和其他区域被磷完全不同地掺杂，因为存在叠加栅极绝缘膜417的厚度差。
图19表示掺杂分布。通过厚度为100nm的叠加栅极绝缘膜417，用磷掺杂区域422。因此，图19中的1000到1500埃(100到150nm)的深度范围表示注入到区域422中的硅膜中的磷的浓度。相比之下，在本实施例中，在区域424n和424p中，叠加栅极绝缘膜已经被减薄到50nm。因此，图19中的500到1000埃(50-100nm)的深度范围表示被注入到区域424n和424p中的硅膜中的磷的浓度。这样，在区域422和区域424n和424p之间存在显著的浓度差，在所述区域中叠加栅极绝缘膜已经被减薄，尽管这些区域已经在相同掺杂步骤中被掺杂，其中区域424n和424p中的磷的实际量比区域422中的大5倍或更多。此外，在区域424n和424p中，其中叠加栅极绝缘膜已经被减薄，利用高于区域422的加速电压，将磷离子掺杂到导体层中，其中在区域422中栅极绝缘膜很厚，并且这些离子以较高的碰撞能量互相碰撞，由此通过破坏区域424n和424p中的结晶结构而使半导体层非晶化。相反，在区域422中，由于栅极绝缘膜的存在而减少了离子碰撞，由此半导体层没有被非晶化，并且其结晶结构保持不变。
在n沟道TFT中，区域422后来将成为TFT的源/漏区，区域424n将成为吸杂区。在半导体层407n中，被抗蚀剂掩模418覆盖和没有被参杂高浓度磷420的区域留作用低浓度磷掺杂的区域，该形成区域LDD(轻掺杂漏)区421。在p沟道TFT中，掺杂了高浓度杂质(磷)420的区域424p后来将成为吸杂区，被抗蚀剂掩模419覆盖和没有被高浓度磷掺杂的区域423留作p型杂质区，并且后来将成为p沟道TFT的源/漏区。此时，吸杂区424n和424p已经被硼414(在先前的步骤中)和被高浓度磷420(在目前的步骤中)掺杂。这样，吸杂区和源/漏区可以很容易地一起形成，同时提供适合于各个区域的不同性能。此时，吸杂区424n和424p中的n型杂质元素(磷)420的浓度为1×1019到1×1021/cm3。而且，n沟道TFT的LDD区421中的n型杂质元素(磷)410的浓度在1×1017到1×1019/cm3的范围内，在该范围内该区域用作LDD区。
然后，除去抗蚀剂掩模418和419之后，在惰性气氛(例如氮气氛)中进行第二次热处理。在本实施例中，在550℃下进行热处理4小时。在这个热处理步骤中，以高浓度掺杂到吸杂区424n和424p中的磷和硼提高了该区域对于镍的固溶度，还形成用于镍的偏析部位，其中吸杂区424n和424p分别形成在半导体层407n和407p中的源/漏区的外部。而且，在该掺杂步骤中使区域424n和424p非晶化，因为叠加栅极绝缘膜已经被减薄，并且降低了用于镍的自由能，由此晶体缺陷和悬挂键也用作用于镍的偏析部位。这些因素还提高了吸杂效果。结果是，在n沟道TFT的半导体层407n中，存在于沟道区411n、LDD区421和源/漏区422中的镍从沟道区移动到LDD区、源/漏区和移动到吸杂区424n中，如图6D中的箭头425所示。尽管只用磷掺杂的源/漏区422具有吸杂效果，但是用更多磷掺杂和非晶化并且也被硼掺杂的吸杂区具有更高的吸杂能力，由此镍被收集到吸杂区424n中。而且，在p沟道TFT的半导体层407p中，形成在源/漏区外部的吸杂区424p具有非常高的吸杂能力，如n沟道TFT的吸杂区424n那样，因此使存在于沟道区411p和源/漏区423中的镍从沟道区移动到源/漏区和移动到吸杂区424p，如由箭头425所示的。在用于吸杂的第二次热处理中，催化剂元素移动到吸杂区424n和424p中，由此其中的催化剂元素的浓度为1×1019/cm3或更高。
这个热处理步骤还激活了掺杂到源/漏区422和n沟道TFT的LDD区中的n型杂质(磷)和掺杂到p沟道TFT的源/漏区423中的p型杂质(硼)。结果是，n沟道TFT的源/漏区422的表面电阻值为约0.5到1kΩ/平方，LDD区421的表面电阻值约为30-60kΩ/平方。而且，p沟道TFT的源/漏区423的表面电阻值约为1到1.5kΩ/平方。但是，吸杂区424n和424p已经基本上被完全非晶化，由此通过上述热处理不能恢复其结晶度，并且这些区域被留下来并具有非晶成分。尽管这些区域具有非常高的电阻，但是它们与源或漏区分开形成，以便在TFT工作期间不影响载流子的移动。这个步骤之后，在通过激光器Raman光谱仪测量的Raman光谱中，非晶Si的TO声子峰Pa和结晶Si的TO声子峰Pc的比值Pa/Pc在吸杂区中比在沟道区或源/漏区中大。即使在完成TFT之后，这个条件也保持不变，因为在这个热处理步骤之后没有进行高温步骤。
然后，如图6E所示，形成层间绝缘膜。在本实施例中，彼此淀积厚度为200nm的氮化硅膜426和厚度为700nm的氧化硅膜427，由此提供两层膜。然后，在300到500℃下进行另一热处理，时间为约1小时。进行这个步骤是为了通过从层间绝缘膜(特别是氮化硅膜426)给半导体层和栅极绝缘膜之间的界面输送氢原子而端接悬挂键(dangling bond)和使其不活泼，这些悬挂键将使TFT特性退化。
然后，在层间绝缘膜中形成接触孔，并使用金属膜例如氮化钛和铝的两层膜形成TFT的电极/线428。氮化钛膜是用于防止铝扩散到半导体层中的阻挡膜。最后，在350℃下进行退火工艺，时间为1小时，由此获得n沟道TFT 429和p沟道TFT 430，如图6E所示。如果需要，可以在栅极409n和409p上形成附加接触孔，用于提供电极与布线428之间的所需连接。而且，还可以在每个TFT上形成由氮化硅等构成的保护膜，用于保护TFT。
根据本实施例制造的每个TFT呈现所希望的场效应迁移率和所希望的阈值电压，如在第三实施例那样。此外，由于本实施例的n沟道TFT和p沟道TFT各具有在半导体层中的专用吸杂区，这些吸杂区具有强的吸杂能力，因此可以进行强吸杂工艺，由此进一步减少沟道区中以及沟道区和源/漏区之间的结中的镍浓度。根据本实施例制造的n沟道TFT和p沟道TFT没有呈现TFT断态漏电流的不正常增加，这种现象在现有技术中是常见的，并且在用于电阻与重复操作、电阻与偏置电压以及电阻与热应力的测试中，基本上没有观察到特性退化，这表明作为半导体器件获得了比现有技术更高的可靠性。
而且，在本实施例中，可以在用于每个n沟道TFT和p沟道TFT的源/漏区形成步骤中形成吸杂区。因此，可以消除用于吸杂工艺(光刻步骤、掺杂步骤和退火步骤)的附加步骤。结果是，可以简化制造工艺，同时减少半导体器件的制造成本和提高制造产量。而且，因为在各个电路如反相器链和环振荡器中使用具有根据本实施例制造的n沟道TFT和p沟道TFT的补偿设置的CMOS电路，因此这些电路呈现比第三实施例甚至更高的可靠性和甚至更高的稳定电路特性。
第五实施例下面将介绍本发明的第五实施例。本实施例也涉及在玻璃衬底上制造具有包括n沟道TFT和p沟道TFT的补偿设置的CMOS结构的电路的工艺。
图7A-7F和图8A-8E是示意性地表示用于制造本实施例的TFT的步骤的剖面图。
参见图7A，利用与第一到第三实施例相似的方式，在玻璃衬底501的TFT一侧上按顺序形成作为下部第一基底膜502的氮氧化硅膜和作为第二基底503的氧化硅膜，并在其上形成厚度例如为50nm的a-Si膜。然后，如图7B所示，利用与第一到第三实施例相似的方式向a-Si膜504的表面引入少量镍505。
然后，进行第一次热处理，以便使用添加到a-Si膜504中的镍505作为催化剂在固相使a-Si膜504结晶，由此获得结晶硅膜504a。这种状态示于图7C中。然后，如图7D所示，利用与第一到第三实施例相似的方式，用激光506照射结晶硅膜504a，以便提高其结晶度，由此获得更高质量的结晶硅膜504b。
然后，通过除去结晶硅膜504b的不需要的部分，进行器件隔离工艺。通过这个步骤，形成岛状结晶硅膜507n和507p，如图7E所示，它们将分别成为n沟道TFT和p沟道TFT的半导体层。
然后，用与第一到第三实施例相似的方式，淀积作为栅极绝缘膜508的例如厚度为100nm的氧化硅膜，以便覆盖结晶硅膜507n和507p，它们将成为有源区。然后，如图7F所示，通过溅射法淀积高熔点金属(本例中为钨)，然后进行构图，形成栅极509n和509p。
然后，用与第三实施例相似的方式向半导体层中注入低浓度杂质(磷)510。通过这个步骤，没有被栅极509n和509p覆盖的半导体层507n和507p的区域成为用低浓度磷510掺杂的区域512，被栅极509n和509p屏蔽和没有掺杂杂质510的区域将在后面成为n沟道TFT和p沟道TFT的沟道区511n和511p。这个状态示于图7F中。
然后，如图8A所示，提供光刻胶掺杂掩模513。具有厚侧壁的光刻胶掺杂掩模设置在n沟道TFT的半导体层507n上以覆盖栅极509n，如图8A所示。在p沟道TFT中，提供具有甚至更厚侧壁的光刻胶掺杂掩模514，以便覆盖栅极509p，只有有源区507p的周边部分露出，如图8A所示。然后，使用抗蚀剂掩模513和514，通过离子掺杂法将高浓度杂质(磷)515注入到半导体层中。磷化氢(PH3)用作掺杂气体，加速电压设定为60kv-90kv(例如80kv)，并且剂量设定为2×1015到1×1016cm-2(例如5×1015cm-2)。通过这个步骤，在n沟道TFT的半导体层507n中，用高浓度的磷掺杂没有被掩模513覆盖的区域517。在半导体层507n中，被抗蚀刻蚀掩模513覆盖和没有掺杂高浓度磷515的区域留作用低浓度磷掺杂的区域，它形成LDD(轻掺杂漏)区516。而且，在p沟道TFT中，用高浓度磷掺杂没有被掩模514覆盖的区域518。区域517和518中的n型杂质元素(磷)515的浓度为1×1019到1×1021/cm3。而且，n沟道TFT的LDD区516中的n型杂质元素(磷)510的浓度在1×1017到1×1019/cm3范围内，在这个范围内该区域用作LDD区。
然后，如图8B所示，使用在p型杂质掺杂步骤中已经使用的抗蚀剂掩模513和514刻蚀栅极绝缘膜508，以便形成选择减薄的栅极绝缘膜519。在本实施例中，刻蚀工艺是使用CHF3作为刻蚀气体，通过RIE(反应离子刻蚀)方法进行的。通过这个步骤，在没有被掩模513和514覆盖的区域中减薄栅极绝缘膜508。在本例中，控制刻蚀工艺，以便刻蚀量为50nm。因此，选择减薄的栅极绝缘膜519的厚度在n沟道TFT的半导体层507n的区域517和p沟道TFT的半导体层507p的区域518上为约50nm。
然后，除去抗蚀剂掩模513和514之后，在n沟道TFT的半导体层507n上提供另一光刻胶掺杂掩模520，以便覆盖栅极509n，露出半导体层507n的周边部分，如图8C所示。此时，在p沟道TFT上不提供掩模，由此完全露出TFT。然后，使用抗蚀剂掩模520和p沟道TFT的栅极509p作掩模，通过离子掺杂法向半导体层中注入提供p型导电类型的杂质(硼)521。乙硼烷(B2H6)用作掺杂气体，加速电压设定为40kv-80kv(例如70kv)，并且剂量设定为1×1015到1×1016cm-2(例如7×1015cm-2)。在这个步骤中，用硼通过叠加栅极绝缘膜519掺杂没有被掩模520和p沟道TFT的栅极509p覆盖的半导体层507n和507p的区域时，用不同量的硼掺杂其上的叠加栅极绝缘膜519已经被减薄的区域524n和524p以及另一区域523，并且得到的区域具有不同结晶条件。在区域524n和524p中，其中与区域523相比栅极绝缘膜319很薄，硼浓度很高。此外，在区域524n和524p中，其中叠加栅极绝缘膜319很薄，利用比在区域523中高的加速电压将硼离子注入到半导体层中，并且该离子以更高的碰撞能量互相碰撞，由此进一步破坏区域524n和524p中的结晶结构。相反，在区域523中，由于存在栅极绝缘膜而减少了离子碰撞能量，由此保持半导体层的所希望的结晶结构。
通过这个步骤，已经预先用低浓度n型杂质(磷)510掺杂的p沟道TFT的半导体层507p的区域523的导电类型从n型转变为p型，并且区域523后来将成为TFT的源/漏区。而且，用高浓度硼521进一步掺杂先前已经用高浓度磷515掺杂的区域524p，并且破坏其结晶结构，由此区域524p用作吸杂区。同样，用磷和硼以高浓度掺杂n沟道TFT的半导体层507n的区域524n，与区域524p一样，并且破坏其结晶结构，由此区域524n用作吸杂区。被抗蚀剂掩模520覆盖并且没有掺杂硼的区域522留作n型杂质区，后来将成为n沟道TFT的源/漏区。这样，吸杂区和源漏区可以很容易地一起形成，同时提供适合于各个区域的不同特性。此时，吸杂区524n和524p中的p型杂质元素(硼)521的浓度为1.5×1019到3×1021/cm3。
然后，除去抗蚀剂掩模520，在惰性气氛(例如氮气氛)中进行第二次热处理。在本实施例中，使用RTA(快速热退火)工艺。使用的RTA装置是能在氮气氛中进行退火处理同时通过向衬底上吹高温氮气体而快速提高和降低温度的装置。具体而言，该衬底保持在550-750℃，时间约为30秒到10分钟，更优选在600-700℃，时间为约1到7分钟。在本实施例中，RTA工艺是在670℃下进行的，时间为5分钟。温度升高速度和温度降低速度优选为100℃/分钟或更高(本例中为约250℃/分钟)。在这个热处理步骤中，将磷和硼以高浓度分别掺杂到形成在半导体层507n和507p中的源/漏区外部的吸杂区524n和524p中，这增加了这些区域对于镍的固溶度，还形成用于镍的偏析部位。而且，在掺杂步骤中使区域524n和524p非晶化，因为叠加栅极绝缘膜已经被减薄，由此其中的晶体缺陷和悬挂键还用作镍的偏析部位。这些因素还提高了吸杂效果。结果是，在n沟道TFT的半导体层507n中，存在于沟道区511n、LDD区516和源/漏区522中的镍从沟道区移动到LDD区、源/漏区和移动到吸杂区524n，如图8D中箭头525所示。尽管只用磷参杂的源/漏区522具有吸杂效果，但除了磷以外还掺杂了硼并且进一步非晶化的吸杂区524n具有更高的吸杂能力，由此镍聚集在吸杂区524n中。而且，在p沟道TFT的半导体层507p中，形成在源/漏区外部的吸杂区524p具有非常高的吸杂能力，这与n沟道TFT的吸杂区524n一样，因此存在于沟道区511p和源/漏区523中的镍从沟道区移动到源/漏区并移动到吸杂区524p，如箭头525所示。在用于吸杂的第二次热处理中，催化剂元素移动到吸杂区524n和524p中，由此催化剂元素的浓度为1×1019/cm3或更高。
这个热处理步骤还激活了掺杂到n沟道TFT的源/漏区522和LDD区516中的n型杂质(磷)和掺杂到p沟道TFT的源/漏区523中的p型杂质(硼)。结果是，n沟道TFT的源/漏区522的表面电阻值为约0.5到1.5kΩ/平方，LDD区516的表面电阻值约为40-80kΩ/平方。而且，p沟道TFT的源/漏区523的表面电阻值约为1到2kΩ/平方。在吸杂区524n和524p中，通过n型杂质元素(磷)和p型杂质元素(硼)注入的载流子(电子和空穴)互相抵消，并且吸杂区524n和524p经历了注入损伤，因为叠加栅极绝缘膜已经减薄。因此，吸杂区524n和524p的表面电阻值为10kΩ/平方的数量级，由此区域524n和524p不能用作源/漏区。然而，在这种布置中，吸杂区524n和524p与源区和漏区分开形成，它们不干扰TFT中的载流子的移动。因此，吸杂区524n和524p的表面电阻值不会妨碍晶体管的工作。这个步骤之后，在通过激光Raman光谱仪测量的Raman光谱中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc之间的比值Pa/Pc在吸杂区524n和524p中比在沟道区或源/漏区中的大。
然后，如图8E所示，形成层间绝缘膜。在本实施例中，互相淀积厚度为200nm的氮化硅膜526和厚度为700nm的氧化硅膜527，由此提供两层膜。然后，在300-500℃下进行另一热处理，时间为约1小时。这个步骤是通过从层间绝缘膜(特别是氮化硅膜526)向半导体层和栅极绝缘膜之间的界面输送氢原子而用于端接悬挂键并使其不活泼进行的，这些悬挂键将使TFT特性退化。
然后，在层间绝缘膜中形成接触孔，并使用金属膜例如氮化钛和铝的两层膜形成TFT的电极/线528。最后，在350℃下进行退火工艺，时间为1小时，由此获得n沟道TFT 529和p沟道TFT 530，如图8E所示。如果需要，可以在栅极509n和509p上形成附加接触孔，用于提供电极与线528之间的所需连接。而且，还可以在每个TFT上形成由氮化硅等构成的保护膜，用于保护TFT。
根据本实施例制造的每个TFT呈现所希望的场效应迁移率和所希望的阈值电压，如在第三和第四实施例中那样。此外，与在第四实施例中一样，由于本例的n沟道TFT和p沟道TFT各具有在半导体层中的具有强吸杂能力的专用吸杂区，因此可以进行强吸杂工艺，由此进一步减少沟道区中以及沟道区和源/漏区之间的结中的镍浓度。根据本实施例制造的n沟道TFT和p沟道TFT没有呈现TFT断态漏电流的不正常增加，这种现象在现有技术中是常见的，并且在用于电阻与重复操作、电阻与偏置电压以及电阻与热应力的测试中，基本上没有观察到特性退化，这表明作为半导体器件获得了比现有技术更高的可靠性。
而且，在本实施例中，可以在用于每个n沟道TFT和p沟道TFT的源/漏区形成步骤中形成吸杂区。因此，可以消除用于吸杂工艺(光刻步骤、掺杂步骤和退火步骤)的附加步骤。结果是，可以简化制造工艺，同时减少半导体器件的制造成本和提高制造产量。
第六实施例下面将介绍本发明的第六实施例。本实施例还提供在玻璃衬底上制造具有包括n沟道TFT和p沟道TFT的补偿设置的CMOS结构的电路的工艺。
图9A-9F和图10A-10E是示意性地表示用于制造本实施例的TFT的步骤的剖面图。
参见图9A，利用与第一到第三实施例相似的方式，在玻璃衬底601的TFT一侧上按顺序形成作为下部第一基底膜602的氮氧化硅膜和作为第二基底603的氧化硅膜，并在其上形成厚度例如为50nm的a-Si膜。然后，如图9B所示，利用与第一到第三实施例相似的方式向a-Si膜604的表面引入少量镍605。
然后，进行第一次热处理，以便使用添加到a-Si膜604中的镍605作为催化剂在固相使a-Si膜604结晶，由此获得结晶硅膜604a。这种状态示于图9C中。然后，如图9D所示，利用与第一到第三实施例相似的方式，用激光606照射结晶硅膜604a，以便提高其结晶度，由此获得更高质量的结晶硅膜604b。
然后，通过除去结晶硅膜604b的不需要的部分，进行器件隔离工艺。通过这个步骤，形成岛状结晶硅膜607n和607p，如图9E所示，它们将分别成为n沟道TFT和p沟道TFT的半导体层。
然后，如图9F所示，形成厚度例如为100nm的栅极绝缘膜608，并利用溅射法、CVD等，在其上形成导电膜609。导电膜的材料可以是W、Ta、Ti和Mo及其合金中的任何一种，这些材料都是高熔点金属。
然后，在导电膜上形成抗蚀剂掩模610和611。这个状态示于图9F中。然后，刻蚀导电膜609，以便形成第二栅极导电层612和第一栅极导电层613。形成的第二栅极导电层612完全覆盖n沟道TFT的半导体层607n。第一栅极613是p沟道TFT的栅极。
然后，除去抗蚀剂掩模610和611之后，使用第二栅极导电层612和第一栅极导电层613作掩模，通过离子掺杂法将提供p型导电类型的杂质(硼)614注入到p沟道TFT的半导体层607p中，如图10A所示。乙硼烷(B2H6)用作掺杂气体，加速电压设定为40kv-80kv(例如70kv)，并且剂量设定为1×1015到1×1016cm-2(例如5×1015cm-2)。通过这个步骤，用高浓度硼614掺杂第一栅极613下面的沟道区615p以外的p沟道TFT的半导体层607p的区域，由此形成用p型杂质掺杂的区域616。另一方面，n沟道TFT的半导体层607n没有掺杂硼614，因为它完全被第二栅极导电层612覆盖。注意，在本例中，在除去抗蚀剂掩模610和611之后进行掺杂步骤，但是掺杂步骤也可以在存在刻蚀剂掩模610和611的情况下进行，之后再除去抗蚀剂掩模610和611。
然后，如图10B所示，在第二栅极导电层612上提供光刻胶掺杂掩模617，以便掩模617的宽度小于第二栅极导电层612的宽度，在p沟道TFT的半导体层607p上提供具有厚侧壁的光刻胶掺杂掩模618，以便覆盖第一栅极613，只露出半导体层607p的周边部分。
然后，使用抗蚀剂掩模617和618，刻蚀第二栅极导电层612，以便形成第二栅极619，同时刻蚀栅极绝缘膜608的未屏蔽部分以形成选择减薄的栅极绝缘膜620。第二栅极619是n沟道TFT的栅极。在这个步骤中，从刻蚀工艺开始，使没有被抗蚀剂掩模618或第二栅极导电层612覆盖的部分栅极绝缘膜608经历刻蚀气氛。这样，减薄了一部分栅极绝缘膜608，同时形成第二栅极619。在本实施例中，控制刻蚀工艺，以便栅极绝缘膜608被刻蚀掉30nm的刻蚀量。结果是，选择减薄的栅极绝缘膜620的减薄部分的厚度约为70nm。
然后，如图10C所示，注入n型杂质元素(本例中为磷)621。磷化氢(PH3)用作掺杂气体，加速电压设定为60kv-90kv(例如80kv)，并且剂量设定为1×1015到1×1016cm-2(例如5×1015cm-2)。通过这个步骤，用杂质(磷)621掺杂没有被第二栅极619覆盖的n沟道TFT的半导体层607n的区域622，并且区域622后来将成为n沟道TFT的源/漏区。在第二栅极619下面没有掺杂磷的区域615n后来将成为n沟道TFT的沟道区。在p沟道TFT的半导体层607p中，将高浓度磷621注入到没有被抗蚀剂掩模618覆盖且其上的栅极绝缘膜620已经被减薄的区域624中。在区域624中的n型杂质元素(磷)621的浓度为1×1019到1×1021/cm3，并且区域624用作p沟道TFT中的吸杂区。而且，用刻蚀剂掩模618覆盖且没有掺杂磷的区域623留作p型杂质区，后来将成为p沟道TFT的源/漏区。
在相同掺杂步骤中形成p沟道TFT的吸杂区624和n沟道TFT的源/漏区622时，用磷不同地掺杂这些区域，因为吸杂区624上的叠加栅极绝缘膜620的厚度与源/漏区622上的栅极绝缘膜的厚度不同。通过厚度为100nm的叠加栅极绝缘膜620用磷掺杂区域622，而通过厚度为70nm的叠加栅极绝缘膜620用磷掺杂区域624，由此用更高浓度的磷参杂区域624。图19表示用于70kv的加速电压的掺杂分布。如本实施例那样，可以通过将图19的水平轴乘上8/7而近似计算用于80kv的加速电压的掺杂分布。因此，可以看到p沟道TFT的吸杂区624中的磷浓度是n沟道TFT的源/漏区622中的磷浓度的约3倍。此外，在区域624中，其中减小了叠加栅极绝缘膜的厚度，以比其中栅极绝缘膜较厚的区域622高的浓度向半导体层中注入磷离子，并且离子以更高的碰撞能量互相碰撞，由此通过破坏区域624中的结晶结构来使半导体层非晶化。相反，在区域622中，由于存在栅极绝缘膜而减少了离子碰撞能量，因此半导体层没有被非晶化，并且其结晶结构保持不变。
然后，除去抗蚀剂掩模617和618之后，在惰性气氛(例如氮气氛)中进行第二次热处理。在本实施例中，使用通用扩散炉在550℃下进行热处理，时间为4小时。其它方法也可用于热处理，并且条件可以根据每个特殊应用而适当确定。在这个热处理步骤中，掺杂到n沟道TFT的半导体层607n中的源/漏区622中的磷使该区域对于镍的固溶度增加。然后，存在于沟道区615n中的镍从沟道区移动到源/漏区622，如图10D中的箭头所示。而且，以高浓度掺杂到吸杂区624中的磷和硼以及在磷掺杂工艺期间产生的作为非晶成分的晶体缺陷等使存在于沟道区615p和源/漏区623中的镍从沟道区移动到源/漏区并移动到吸杂区624中，如箭头625所示，其中吸杂区624形成在p沟道TFT的半导体层607p中的源/漏区外部。由于在热处理步骤中镍移动到吸杂区624中，因此吸杂区624中的镍浓度为1×1019/cm3或更高。注意，在本实施例中，源/漏区622用作n沟道TFT中的吸杂区。因此，n沟道TFT的吸杂效果小于具有专用吸杂区624的p沟道TFT的吸杂效果。然而，也可以获得一定程度的吸杂效果，因为吸杂区可以形成为大面积，并且用于吸杂所需要的距离也减小了。
这个热处理步骤还激活了掺杂到n沟道TFT的源/漏区622的n型杂质(磷)和掺杂到p沟道TFT的源/漏区623中的p型杂质(硼)。结果是，n沟道TFT的源/漏区622的表面电阻值为约0.5到1kΩ/平方，p沟道TFT的源/漏区623的表面电阻值约为1到1.5kΩ/平方。在吸杂区624中，通过n型杂质元素(磷)和p型杂质元素(硼)注入的载流子(电子和空穴)互相抵消，并且吸杂区624经历了注入损伤，因为叠加栅极绝缘膜已经减薄。因此，吸杂区624的表面电阻值为10kΩ/平方的数量级，由此区域624不能用作源/漏区。然而，利用如下布置在p沟道TFT的半导体层中与源区和漏区分开形成吸杂区624，其中该吸杂区不干扰TFT中的载流子的移动。因此，吸杂区的表面电阻值不妨碍晶体管的工作。这个步骤之后，在通过激光Raman光谱仪测量的Raman中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc的比值Pa/Pc在吸杂区624中大于在沟道区615p或源/漏区623。
然后，如图10E所示，形成层间绝缘膜。在本实施例中，互相淀积厚度为200nm的氮化硅膜626和厚度为700nm的氧化硅膜627，由此提供两层膜。
然后，在300-500℃下进行另一热处理，时间为约1小时。这个步骤是通过从层间绝缘膜(特别是氮化硅膜626)向半导体层和栅极绝缘膜之间的界面输送氢原子而用于端接悬挂键和使其不活泼进行的，这些悬挂键将使TFT特性退化。
然后，在层间绝缘膜中形成接触孔，并使用金属膜形成TFT的电极/线628，由此完成n沟道TFT629和p沟道TFT630，如图10E所示。如果需要，可以在栅极619和613上形成附加接触孔，用于提供电极与布线628之间的所需连接。
根据本实施例制造的每个TFT呈现所希望的场效应迁移率，如在其它实施例中那样。而且，在本实施例中，与第三到第五实施例相比，在形成用于每个n沟道TFT和p沟道TFT的源/漏区和吸杂区的步骤中，栅极可以用作掺杂掩模。因此，可以进一步消除光刻步骤，由此可以简化制造工艺，同时降低半导体器件的制造成本和提高制造产量。
第七实施例下面将介绍本发明的第七实施例。本实施例还提供在玻璃衬底上制造具有包括n沟道TFT和p沟道TFT的补偿设置的CMOS结构的电路的工艺。
图11A-11F和图12A-12E是示意性地表示用于制造本实施例的TFT的步骤的剖面图。
参见图11A，利用与第一到第三实施例相似的方式，在玻璃衬底701的TFT一侧上按顺序形成作为下部第一基底膜702的氮氧化硅膜和作为第二基底703的氧化硅膜，并在其上形成厚度例如为50nm的a-Si膜704。然后，如图11B所示，利用与第一到第三实施例相似的方式向a-Si膜704的表面添加少量镍705。
然后，进行第一次热处理，以便使用添加到a-Si膜704中的镍705作为催化剂在固相使a-Si膜704结晶，由此获得结晶硅膜704a。这种状态示于图11C中。然后，如图11D所示，利用与第一到第三实施例相似的方式，用激光706照射结晶硅膜704a，以便提高其结晶度，由此获得更高质量的结晶硅膜704b。
然后，通过除去结晶硅膜704b的不需要的部分，进行器件隔离工艺。通过这个步骤，形成岛状结晶硅膜707n和707p，如图11E所示，它们将分别成为n沟道TFT和p沟道TFT的半导体层。
然后，形成厚度例如为100nm的栅极绝缘膜708，并利用溅射法、CVD等，在其上形成导电膜709。导电膜的材料可以是W、Ta、Ti和Mo及其合金材料中的任何一种，这些材料都是高熔点金属。在本实施例中，使用W。然后，在导电膜709上形成抗蚀剂掩模710和711。这个状态示于图11F中。掩模710和711是用于形成栅极的掩模。在本实施例中，第二栅极导电层用作用于形成其中将提供p型的杂质元素添加到n沟道中的半导体层中的区域(吸杂区)的掩模。因此，n沟道TFT的掩模710的宽度大于p沟道TFT的掩模711的宽度。这个状态示于图11F中。
然后，刻蚀导电膜709，以便形成第二栅极导电层712和第一栅极导电层713。在n沟道TFT中，第二栅极导电层712覆盖半导体层707n，而只露出半导体层707n的周边部分。第一栅极713是p沟道TFT的栅极。然后，除去抗蚀剂掩模710和711之后，使用第二栅极导电层712和第一栅极导电层713作掩模，通过离子掺杂法将提供p型导电类型的杂质(硼)714注入到半导体层中，如图12A所示。乙硼烷(B2H6)用作掺杂气体，加速电压设定为40kv-80kv(例如70kv)，并且剂量设定为1×1015到1×1016cm-2(例如7×1015cm-2)。通过这个步骤，用硼掺杂没有被第二栅极导电层712覆盖的n沟道TFT的半导体层707n中的区域716。在p沟道TFT的半导体层707p中，用硼714掺杂栅极714下面的沟道区715p以外的区域717。此时，区域716和区域717中的p型杂质元素(硼)714的浓度为1.5×1019到3×1021/cm3。
然后，形成抗蚀剂掩模718，该掩模用于将n沟道TFT的第二栅极导电层712刻蚀成预定图形，并且形成用于形成p沟道TFT的半导体层中的吸杂区的抗蚀剂掩模719。形成掩模718，使得掩模718的宽度小于第二栅极导电层712的宽度。这个状态示于图12B中。
然后，通过刻蚀工艺在n沟道TFT中形成具有预定形状的第二栅极720。在本实施例中，通过使用流量比为25/25/10(sccm)的CF4、Cl2和O2的刻蚀气体的ICP(感应耦合等离子体)刻蚀方法并通过线圈电极在1Pa压力下施加500W的RF(13.56MHz)功率而产生等离子体，进行刻蚀处理。而且给衬底(样品台)输送150W的RF(13.56MHz)功率。在这个刻蚀步骤中，从刻蚀处理一开始，没有被第二栅极导电层712或抗蚀剂掩模719覆盖的部分栅极绝缘膜708经历刻蚀气氛。栅极绝缘膜减薄的量可以通过调整刻蚀气体之间的流量比来控制。在本实施例中，控制刻蚀处理，以便栅极绝缘膜708被刻蚀掉50nm的刻蚀量。这样，在这个步骤中，减薄栅极绝缘膜708，同时形成第二栅极720，由此获得选择减薄的栅极绝缘膜721。在本实施例中，栅极绝缘膜721的减薄部分的厚度为约50nm。第二栅极720是n沟道TFT的栅极。
然后，通过离子掺杂法将高浓度杂质(磷)722注入到半导体层中，如图12C所示。在n沟道TFT的半导体层707n中，磷注入到栅极720下面以外的区域中，而在p沟道TFT中，磷注入到没有被光刻胶掩模719覆盖的半导体层707p的区域中，该掩模具有厚侧壁，以便覆盖栅极713，只露出半导体层707p的周边部分。磷化氢(PH3)用作掺杂气体，加速电压设定为60kv-90kv(例如70kv)，并且剂量设定为2×1015到1×1016cm-2(例如5×1015cm-2)。通过叠加栅极绝缘膜721用磷722掺杂半导体层。因此，用磷完全不同地掺杂其上的栅极绝缘膜已经被减薄的区域和其它区域，这是因为叠加栅极绝缘膜721的厚度差造成的。
图19示出了掺杂分布图。通过100nm厚的叠加栅极绝缘膜721用磷掺杂区域723。因此，图19中的1000-1500埃(100到150nm)的深度范围表示注入到区域723中的硅膜中的磷的浓度。相反，在区域725n和725p中，在本实施例中已经将叠加栅极绝缘膜减薄到50nm。因此，图19中的500-1000埃(50到100nm)的深度范围表示注入到区域725n和725p中的硅膜中的磷浓度。因此，尽管在相似掺杂步骤中掺杂了这些区域，在区域725n和725p中的磷的实际量比区域723中的磷量大5倍或更高，在区域723和区域725n和725p之间存在浓度差，其中在区域725n和725p中已经减薄了叠加栅极绝缘膜。此外，在区域725n和725p中，其中叠加栅极绝缘膜已经减薄，以高于区域723的加速电压将磷离子注入到其中栅极绝缘膜很厚的半导体层中，并且离子以更高的碰撞能量互相碰撞，由此通过破坏区域725n和725p中的其结晶结构而使半导体层非晶化。相反，在区域723中，由于存在栅极绝缘膜而减少了离子碰撞能量，由此半导体层不被非晶化，并且其结晶结构保持不变。
在n沟道TFT中，位于栅极720下面且没有掺杂磷的区域715n后来将成为沟道区，区域723和区域725n后来将分别成为n沟道TFT的源/漏区和吸杂区。在p沟道TFT中，用高浓度杂质(磷)722掺杂的区域725p后来将成为吸杂区，被抗蚀剂掩模719覆盖和没有掺杂高浓度磷的区域724留作p型杂质区，并且后来将成为p沟道TFT的源/漏区。此时，吸杂区725n和725p已经掺杂了硼714(在前面的步骤中)并掺杂了高浓度磷722(在目前的步骤中)。这样，吸杂区和源/漏区可以很容易地一起形成，同时提供适合于各个区域的不同性能。此时，吸杂区725n和725p中的n型杂质元素(磷)722的浓度为1×1019到1×1021/cm3。
然后，除去抗蚀剂掩模718和719之后，在惰性气氛(例如氮气氛)中进行第二次热处理。在本实施例中，使用RTA(快速热退火)工艺。具体而言，使用通过向衬底表面吹高温氮气而能快速升高和降低温度的RTA装置，在670℃下在氮气氛中进行RTA工艺5分钟。在这个热处理步骤中，以高浓度掺杂到吸杂区725n和725p中的磷和硼提高了该区域对于镍的固溶度，还形成了用于镍的偏析部位，其中吸杂区725n和725p分别形成在半导体层707n和707p中的源/漏区的外部。而且，在掺杂步骤中使区域725n和725p非晶化，因为叠加栅极绝缘膜已经被减薄，其中的用于镍的自由能降低了，由此晶体缺陷和悬挂键还用作镍的偏析部位。这些因素进一步提高了吸杂效果。结果是，在n沟道TFT的半导体层中，存在于沟道区715n和源/漏区723中的镍从沟道区移动到源/漏区中并移动到吸杂区725n，如图12D中的箭头726所示。尽管只掺杂了磷的源/漏区723具有吸杂效果，但是掺杂了更多的磷和被非晶化而且还掺杂了硼的吸杂区725n具有更高的吸杂能力，由此镍被收集到吸杂区725n中。而且，在p沟道TFT的半导体层707p中，形成在源/漏区外部的吸杂区725p具有非常高的吸杂能力，与n沟道TFT的吸杂区725n一样，由此使存在于沟道区715p和源/漏区724中的镍从沟道区移动到源/漏区并移动到吸杂区725p，如箭头726所示。在用于吸杂的第二次热处理中，催化剂元素移动到吸杂区725n和725p中，由此其中的催化剂元素的浓度为1×1019/cm3或更高。
这个处理步骤还激活了掺杂到n沟道TFT的源/漏区723中的n型杂质(磷)和掺杂到p沟道TFT的源/漏区724中的p型杂质(硼)。结果是，n沟道TFT的源/漏区723的表面电阻值为约0.5到1.5kΩ/平方，p沟道TFT的源/漏区724的表面电阻值约为1到2kΩ/平方。然而，吸杂区725n和725p已经基本上被完全非晶化，由此通过上述热处理不能恢复其结晶度，并且这些区域留有非晶成分。虽然这些区域具有非常高的电阻，但是它们与源区或漏区分开形成，以便在TFT工作期间不干扰载流子的运动。这个步骤之后，在通过激光器Raman光谱仪测量的Raman光谱中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc的比值PA/Pc在吸杂区中比在沟道区或源漏/区中的大。而且，即使在完成TFT之后也保持这个条件不变，因为在这个热处理步骤之后不进行高温步骤。
然后，如图12E所示，形成层间绝缘膜。在本实施例中，互相淀积厚度为200nm的氮化硅膜727和厚度为700nm的氧化硅膜728，由此提供两层膜。
然后，在300-500℃下进行另一热处理，时间为约1小时。这个步骤是通过从层间绝缘膜(特别是氮化硅膜727)向有源层和栅极绝缘膜之间的界面输送氢原子而用于端接悬挂键和使其不活泼进行的，这些悬挂键将使TFT特性退化。
然后，在层间绝缘膜中形成接触孔，并使用金属膜形成TFT的电极/线729，由此完成n沟道TFT730和p沟道TFT731，如图12E所示。如果需要，可以在栅极713和720上形成附加接触孔，用于提供电极与布线729之间的所需连接。
根据本实施例制造的每个TFT呈现所希望的场效应迁移率和所希望的阈值电压，如在其它实施例中那样。而且，这些TFT基本上不呈现TFT断态漏电流的不正常增加，这种TFT断态漏电流的不正常增加在现有技术中是常见的，并在用于电阻与重复操作、电阻与偏置电压和电阻与热应力的测试中，基本上没有观察到特性退化。而且，随着使用根据本实施例制造的n沟道TFT和p沟道TFT的CMOS电路用在各种电路中，如反相器链和环形振荡器，这些电路呈现比现有技术更高的可靠性和更稳定的电路特性。
而且，在本实施例中，与第四和第五实施例相比，在形成用于每个n沟道TFT和p沟道TFT的源/漏区和吸杂区的步骤中栅极用作掺杂掩模。因此，可以进一步消除光刻步骤，由此可以简化制造工艺，同时降低制造成本和提高生产率。
第八实施例下面将介绍本发明的第八实施例。本实施例还提供在玻璃衬底上制造具有包括n沟道TFT和p沟道TFT的补偿设置的CMOS结构的电路的工艺。
图13A-13和图14A-4E示意性地表示用于制造本实施例的TFT的步骤的剖面图。
参见图13A，利用与第一到第三实施例相似的方式，在玻璃衬底801的TFT一侧上按顺序形成作为下部第一基底膜802的氮氧化硅膜和作为第二基底803的氧化硅膜，并在其上形成厚度例如为50nm的a-Si膜804。然后，如图13B所示，利用与第一到第三实施例相似的方式向a-Si膜804的表面添加少量镍805。
然后，进行第一次热处理，以便使用添加到a-Si膜804中的镍805作为催化剂在固相使a-Si膜804结晶，由此获得结晶硅膜804a。这种状态示于图13C中。然后，如图13D所示，利用与第一到第三实施例相似的方式，用激光806照射结晶硅膜804a，以便提高其结晶度，由此获得更高质量的结晶硅膜804b。
然后，通过除去结晶硅膜804b的不需要的部分，进行器件隔离工艺。通过这个步骤，形成岛状结晶硅膜807n和807p，如图13E所示，它们将分别成为n沟道TFT和p沟道TFT的半导体层。
然后，形成厚度例如为100nm的栅极绝缘膜808，并利用溅射法、CVD等，在其上形成导电膜809。导电膜的材料可以是W、Ta、Ti和Mo及其合金材料中的任何一种，这些材料都是高熔点金属。在本实施例中，形成厚度为约450nm的W膜。然后，在导电膜809上形成抗蚀剂掩模810和811。在本实施例中，p沟道TFT的栅极用作用于形成其中将提供n型导电类型的杂质元素添加到半导体层807p中的区域(吸杂区)的掩模。因此，p沟道TFT的掩模811的宽度大于n沟道TFT的掩模810的宽度。这个状态示于图13F中。
然后，刻蚀导电膜809，以便形成第一栅极812和第二栅极导电层813。第一栅极812是n沟道TFT的栅极。然后，除去抗蚀剂掩模810和811之后，掺杂n型杂质元素(本例中为磷)814(第一掺杂步骤)，以便形成含有浓度为1×1019到1×1021/cm3的n型杂质元素的n型杂质区816和817，如图14A所示。注意，位于第一栅极812下面的半导体层807n的区域815n没有掺杂磷，并且后来将成为n沟道TFT的沟道区。
然后，形成抗蚀剂掩模819，该掩模用于将p沟道TFT的第二栅极导电层813刻蚀成预定图形，抗蚀剂掩模818是用于形成n沟道TFT的半导体层的吸杂区而形成的。形成掩模819，使得掩模819的宽度小于第二栅极导电层813的宽度。而且，在n沟道TFT中，掩模818形成有厚侧壁，以便覆盖栅极812，只露出半导体层807p的周边部分。这个状态示于图14B中。
然后，通过刻蚀工艺在p沟道TFT中形成具有预定形状的第二栅极820。与第七实施例相同，通过使用CF4、Cl2和O2的刻蚀气体的ICP刻蚀法执行刻蚀工艺。在这个刻蚀步骤中，从刻蚀处理一开始，没有被第二栅极导电层813或抗蚀剂掩模818覆盖的部分栅极绝缘膜808经历刻蚀气氛。这样，部分栅极绝缘膜808被减薄。栅极绝缘膜808被减薄的量可以通过调整刻蚀气体之间的流量比来控制。在本实施例中，控制刻蚀处理，以便栅极绝缘膜808被刻蚀掉30nm的刻蚀量。这样，在这个步骤中，减薄栅极绝缘膜808，同时形成第二栅极820，由此获得选择减薄的栅极绝缘膜821。在本实施例中，栅极绝缘膜821的减薄部分的厚度为约70nm。第二栅极820是p沟道TFT的栅极。
然后，如图14C所示，使用抗蚀剂掩模818和p沟道TFT的栅极820作掩模，通过离子掺杂法将提供p型导电类型的杂质(硼)822注入到半导体层中。乙硼烷(B2H6)用作掺杂气体，加速电压设定为70kv，并且剂量设定为7×1016cm-2。同时，在这个步骤中通过叠加栅极绝缘膜821用硼掺杂没有被掩模818和p沟道TFT的栅极820覆盖的半导体层807n和807p的区域，用不同量的硼掺杂其上的叠加栅极绝缘膜已经被减薄的区域825n和825p以及其它区域824，并且得到的区域具有不同的结晶条件。在其中的栅极绝缘膜821很薄的区域825n和825p中，与区域824相比，硼浓度很高。此外，在其中叠加栅极绝缘膜821很薄的区域825n和825p中，利用比在区域824中更高的加速电压将硼离子注入到半导体层中，并且离子以更高的碰撞能量互相碰撞，由此更多底破坏区域825n和825p中的结晶结构。相反，在824中，由于存在栅极绝缘膜而减少了离子碰撞能量，由此半导体层的所希望的结晶结构保持不变。
P沟道TFT的半导体层807p的区域824后来将成为p沟道TFT的源/漏区，先前已经用磷814掺杂的区域825p进一步用高浓度硼822掺杂，并且破坏其结晶结构，由此区域825p用作吸杂区。位于栅极820下面而且没有掺杂硼的区域815p后来将成为p沟道TFT的沟道区。同样，用高浓度磷和硼掺杂n沟道TFT的半导体层807n的区域825n，与区域825p一样，破坏其结晶结构，由此区域825n用作吸杂区。被抗蚀剂掩模818覆盖且没有掺杂硼的区域823留作n型杂质区，并且后来将成为n沟道的源/漏区。这样，可以很容易地一起形成吸杂区和源/漏区，同时提供适合于各个区域的不同特性。此时，吸杂区825n和925p中的p型杂质元素(硼)822的浓度为1.5×1019到3×1021/cm3。
然后，除去抗蚀剂掩模818和819之后，在惰性气氛(例如氮气氛)中进行第二次热处理。在本实施例中，在670℃下进行RTA工艺5分钟。使用的RTA装置是能在惰性气氛中进行退火处理同时通过向衬底表面吹高温氮气体而快速升高和降低温度的装置。在这个热处理步骤中，以高浓度掺杂到吸杂区825n和825p中的磷和硼提高了该区域对于镍的固溶度，还形成了用于镍的偏析部位，其中吸杂区825n和825p分别形成在半导体层807n和807p中的源/漏区的外部。而且，在掺杂步骤中使区域825n和825p非晶化，因为叠加栅极绝缘膜已经被减薄，由此其中的晶体缺陷和悬挂键还用作镍的偏析部位。这些因素进一步提高了吸杂效果。结果是，在n沟道TFT的半导体层807n中，存在于沟道区815n和源/漏区823中的镍从沟道区移动到源/漏区中并移动到吸杂区825n，如图14D中的箭头826所示。尽管只掺杂了磷的源/漏区823具有吸杂效果，但是除了磷之外还掺杂了硼并被非晶化的吸杂区825n具有更高的吸杂能力，由此镍被收集到吸杂区825n中。而且，在p沟道TFT的半导体层807p中，形成在源/漏区外部的吸杂区825p具有非常高的吸杂能力，与n沟道TFT的吸杂区825n一样，使存在于沟道区815p和源/漏区824中的镍从沟道区移动到源/漏区并移动到吸杂区825p，如箭头826所示。在用于吸杂的第二次热处理中，催化剂元素移动到吸杂区825n和825p中，由此其中的催化剂元素的浓度为1×1019/cm3或更高。
这个处理步骤还激活了掺杂到n沟道TFT的源/漏区823中的n型杂质(磷)和掺杂到p沟道TFT的源/漏区824中的p型杂质(硼)。结果是，n沟道TFT的源/漏区823的表面电阻值为约0.5到1.5kΩ/平方，p沟道TFT的源/漏区824的表面电阻值约为1到2kΩ/平方。在吸杂区825n和825p中，通过n型杂质元素(磷)和p型杂质元素(硼)引入的载流子(电子和空穴)互相抵消，并且吸杂区825n和825p经历了注入损伤，因为叠加栅极绝缘膜已经被减薄。因此，吸杂区825n和825p的表面电阻值在10kΩ/平方的数量级，由此吸杂区825n和825p不能用作源/漏区。但是，在如下布置中吸杂区825n和815p与源区和漏区分开形成，即它们不干扰TFT中的载流子的运动。因此，吸杂区825n和825p的表面电阻值不妨碍晶体管的工作。这个步骤之后，在通过激光器Raman光谱仪测量的Raman光谱中，非晶硅的TO-声子峰Pa和结晶硅的TO-声子峰Pc的比值PA/Pc在吸杂区825n和825p中比在沟道区或源漏/区中的大。
然后，如图14E所示，形成层间绝缘膜。在本实施例中，互相淀积厚度为200nm的氮化硅膜827和厚度为700nm的氧化硅膜828，由此提供两层膜。
然后，在300-500℃下进行另一热处理，时间为约1小时。这个步骤是通过从层间绝缘膜(特别是氮化硅膜827)向有源区和栅极绝缘膜之间的界面输送氢原子而用于端接悬挂键和使其不活泼进行的，这些悬挂键将使TFT特性退化。
然后，在层间绝缘膜中形成接触孔，并使用金属膜形成TFT的电极/线829，由此完成n沟道TFT830和p沟道TFT831，如图14E所示。如果需要，可以在栅极812和820上形成附加接触孔，用于提供电极与布线829之间的所需连接。
根据本实施例制造的每个TFT呈现所希望的场效应迁移率，如在其它实施例中那样。而且，这些TFT基本上不呈现TFT断态漏电流的不正常增加，这种TFT断态漏电流的不正常增加在现有技术中是常见的，并在用于电阻与重复操作、电阻与偏置电压和电阻与热应力的测试中，基本上没有观察到特性退化。而且，在使用根据本实施例制造的n沟道TFT和p沟道TFT的CMOS电路用在各种电路中时，如反相器链和环形振荡器，这些电路呈现比现有技术更高的可靠性和更稳定的电路特性。
而且，在本实施例中，与第五实施例相比，在形成用于每个n沟道TFT和p沟道TFT的源/漏区和吸杂区的步骤中栅极用作掺杂掩模。因此，可以进一步消除光刻步骤，由此可以简化制造工艺，同时降低制造成本和提高生产率。
第九实施例本实施例涉及一种不同于第一到第八实施例的结晶方法。下面将参照图15A-15E介绍本实施例。图15A-15E示意性地示出了本实施例的制造步骤的剖面图。
首先，与第一到第八实施例相似，在衬底(本实施例中为玻璃衬底)901上形成基底膜，如氧化硅膜、氮化硅膜或氮氧化硅膜，用于防止杂质从衬底901扩散。在本实施例中，淀积作为下部第一基底膜902的氮化硅膜，并在第一基底膜902上淀积作为第二基底膜903的氧化硅膜。然后，利用与第一到第八实施例相似的方法形成厚度为30nm-80nm的a-Si膜904。在这个步骤中，基底绝缘膜和非晶半导体膜可连续形成而不用将衬底暴露于大气空气中。
然后，形成厚度为约200nm的由氧化硅构成的掩模绝缘膜905。该掩模绝缘膜包括开口900，通过这个开口900可以向半导体膜中添加催化剂元素，如图15A所示。
然后，如图15B所示，通过旋涂法涂覆含有100ppm重量催化剂元素(本实施例中为镍)的水溶液(乙酸镍的水溶液)，由此形成催化剂元素层906。在这个步骤中，催化剂元素906选择接触掩模绝缘膜905的开口900中的a-Si膜904，由此形成催化剂元素添加区。
本实施例中通过旋涂法添加镍，还可以通过汽相淀积法、溅射法等在a-Si膜104上形成催化剂元素的薄膜(本实施例中为镍膜)。
然后，在500-650℃(优选550-600℃)下进行热处理6-20小时(优选8-15小时)。在本实施例中，热处理是在570℃下进行的，时间为14小时。结果是，如图15C所示，在催化剂元素添加区900中形成晶核，并且首先使区域900中的a-Si膜结晶成结晶硅膜904a。从结晶区开始，在一般平行于衬底的方向(如箭头907所示)进一步继续进行结晶，由此形成结晶硅膜904b，其中晶体生长方向是在宏观上是均匀的。在这个步骤中，存在于掩模905上方的镍906被掩模膜905阻挡，不会到达下面的a-Si膜。因此，a-Si膜904的结晶只是通过在区域900中引入的镍来实现的。而且，横向生长第一线不会到达的区域留作非晶区904c。但是，根据该布置，来自相邻开口的两个横向生长晶区可能互相碰撞，以便在其间形成边界，在这种情况下不存在这种非晶区。
除去作为掩模的氧化硅膜905之后，用激光照射获得的结晶硅膜，如图15D所示，以便提高结晶度，这与第一到第八实施例相似。这样，横向生长晶区904b中的结晶硅膜在质量上被进一步提高并形成结晶硅膜904d。
然后，将横向生长晶区904d中的结晶硅膜刻蚀成预定图形，由此形成TFT的半导体层909。
本实施例的结晶方法可以适用于第一到第八实施例的结晶步骤，以便实现具有更高电流驱动功率和更高性能的TFT。
第十实施例本实施例涉及在TFT的半导体层中如何设置吸杂区，其中吸杂区用于催化剂元素，以便使半导体膜结晶，如第一到第八实施例那样。下面将参照图16A-16D和图17A和17B介绍。
通过将本实施例应用于第一到第八实施例的任何一个的TFT制造工艺中，可以在n沟道TFT和p沟道TFT的半导体层中形成各种形状的吸杂区。而且，通过控制n沟道TFT的半导体层中的吸杂区的面积一般等于p沟道TFT的有源区中的吸杂区的面积，同时控制n沟道TFT中从吸杂区到沟道区的距离一般等于p沟道TFT中从吸杂区到沟道区的距离，可以使n沟道TFT中的催化剂元素吸杂效率与p沟道TFT的催化剂元素吸杂效率匹配。下面将示出在半导体层中形成的吸杂区的形状的例子。
注意，控制n沟道TFT的半导体层中的吸杂区的面积一般等于p沟道TFT的半导体层中的吸杂区的面积意味着控制n沟道TFT中的比S/W一般等于p沟道TFT中的比S/W，其中为W是半导体层(沟道区)的宽度，S是吸杂区的面积。
图16A示出了这样一个例子，其中每个吸杂区13a和14a远离栅极15a(在半导体层的周边部分)下面的半导体层中的沟道区设置，并具有平行于栅极15a延伸的矩形形状，其角部一般与半导体层的角部对齐。
图16B表示这样一个例子，其中每个吸杂区13b和14b远离栅极15b(在半导体层的周边部分)下面的半导体层中的沟道区设置，并具有平行于栅极15b延伸的矩形形状，其角部一般与半导体层的角部对齐。
图16C示出了这样一个例子，其中每个吸杂区13c和14c远离栅极15c(在半导体层的周边部分)下面的半导体层中的沟道区设置，并具有包括平行于栅极15c延伸的矩形部件和垂直于栅极15c延伸的另一矩形部件的复杂形状，其角部一般与半导体层的角部对齐。利用这种设置，与图16A和16B相比，可以增加吸杂区的面积，由此增加催化剂元素吸杂效率。
在这些设置中的任何一种设置中，吸杂区设置成不阻挡形成在源区中和漏区中的接触部分之间的电流(这里使用的术语“接触部分”指的是其中用于将TFT电连接在一起的线连接到半导体层的部分)。具体而言，图16A中的吸杂区13a和14a设置成不阻挡形成在源区11a中的接触部分16a和形成在漏区12a中的接触部分17a之间的电流流动。
而且，图16B的吸杂区13b和14b设置成不阻挡形成在源区11b中的接触部分16b和形成在漏区12b中的接触部分17b之间的电流流动。
而且，图16C的吸杂区13c和14c设置成不阻挡形成在源区11c中的接触部分16c和形成在漏区12c中的接触部分17c之间的电流流动。
图16D表示基本上与图16C相同的设置，除了吸杂区13d和14d分别与接触部分16d和17d叠加之外，目的是为了进一步增加吸杂区13d和14d的面积，以便进一步提高吸杂区13d和14d的吸杂效率。基本上，吸杂区13d和14d与接触部分16d和17d之间的一些叠加不会产生问题。然而，叠加面积不超过接触部分16d或17d的面积的一半。因此，必须根据在用于要形成的每个区域的光刻步骤中使用的曝光装置的对准精度适当确定接触部分16d和17d与吸杂区13d和14d之间的距离。注意吸杂区的设置不限于本实施例的这种情况，可以是任何其他设置，只要不影响(阻挡)源区和漏区之间的电流流动即可。
图17A表示穿过半导体层延伸的多个栅极15e的例子，其中多个沟道区设置在栅极15e的下面。源区11e(或漏区12e)、吸杂区18e和接触部分19e形成在多个栅极之间。注意吸杂区13e和14e形成在半导体层的周边部分中，如图16A-16D所示那样，并且源区11e或漏区12e和接触部分16e和17e形成在吸杂区13e和14e之间。而且，在图17A的设置中，吸杂区13e还可以与接触部分16e接触。但是，叠加面积应该不超过接触部分16e或17e的面积的一半。
图17B表示穿过半导体层延伸的多个栅极15f的例子，其中多个沟道区设置在栅极15f下面。在图17B中的设置中，两个TFT互相串联连接，同时共享半导体层，并且在其间的结中不提供接触部分。这样，这是可以在不必从结提取电信号时使用的一种设置。这种TFT电路实际上用于时钟反相器、锁存电路等。源区11f(或漏区12f)和吸杂区18f形成在多个栅极之间。注意吸杂区13f和14f形成在半导体层的周边部分中，如图16A-16D所示的设置中那样，并且源区11f或漏区12f和接触部分16f和17f形成在吸杂区13f和14f之间。在结区中，吸杂区18f设置成至少不阻挡电流从接触部分16f向接触部分17f流动。
注意TFT的半导体层的形状根据TFT所要求的电流量而改变。本发明可以与“无收敛(wistless)”设置或者“颈缩形(hourglass)”设置一起形成，在无收敛设置中，源/漏区的宽度与沟道的宽度相同，这与图16A-16D以及图17A和17B中所示的设置相同；在颈缩形设置中，沟道区的宽度比源/漏区的宽度窄。
不管吸杂区的形状如何，随着在吸杂热处理中催化剂元素移动到吸杂区中，吸杂区中的催化剂元素浓度增加到1×1019/cm3或更高。
本实施例可以与前述第一到第八实施例组合使用。
第十一实施例图18A和18B分别是表示根据本发明制造的半导体器件的方框图。注意图18A表示用于模拟驱动的电路结构。本发明的半导体器件包括源驱动电路20、像素部分21和栅驱动电路22。注意这里使用的术语“驱动电路”是通用术语，包括源驱动电路和栅驱动电路。
源驱动电路20包括移位寄存器20a、缓冲器20b和采样电路(传输栅)20c。栅极驱动电路22包括移位寄存器22a、电平移位器22b和缓冲器22c。如果需要，电平移位电路可设置在采样电路和移位寄存器之间。
而且，在本实施例中，像素部分21包括多个像素，每个像素包括TFT元件。
注意，还可以在与栅极驱动电路22相反的像素部分21的另一侧上设置另一栅极驱动电路(未示出)。
图18B表示用于数字驱动的电路结构。本实施例的半导体器件包括源驱动电路23、像素部分24和栅驱动电路25。对于数字驱动，可以提供锁存器(A)23b和锁存器(B)23c，代替采样电路，如图18B所示。源驱动电路23包括移位寄存器23a、锁存器(A)23b、锁存器(B)23c、D/A转换器23d和缓冲器23e。栅驱动电路25包括移位寄存器25a、电平移位器25b和缓冲器25c。按照需要，可以在锁存器(B)23c和D/A转换器23d之间提供电平移位电路。
上述结构可以通过第一到第十实施例的制造工艺来实现。尽管本实施例中只示出了像素部分和驱动电路，但是根据本发明的制造工艺可以形成存储器或微处理器。
第十二实施例根据本发明制造的CMOS电路和像素部分可以用在有源矩阵液晶显示器件或有机EL显示器件中。这样，本发明可以与结合这种液晶显示器件或有机EL显示器件的任何电子装置一起使用。
这种电子装置包括视频照相机、数字照相机、(后部型或前部型的)投影仪、头戴式显示器(护目镜型显示器)、个人计算机、便携式信息终端(例如可移动计算机、便携式电话或电子笔记本)等。
按照本发明，可以利用催化剂元素形成具有所希望的结晶度的结晶半导体膜。而且，可以充分地除去催化剂元素，由此可以提高n沟道TFT和p沟道TFT的特性，由此实现具有高可靠性和稳定电路特性的所希望的CMOS驱动电路。而且，甚至利用断态漏电流有问题的这些TFT，包括像素开关TFT和模拟开关部分的采样电路的TFT，可以充分抑制漏电流，这是通过催化剂元素的偏析来实现的。结果是，可以实现无不均匀显示的所希望的显示器。因为获得了无不均匀显示的所希望的显示器，可以节省光源的使用，并因此节省功耗。因此，可以实现具有减少的功耗的电子装置(如便携式电话、便携式电子笔记本和显示器)。
如上所述，本发明可广泛地用在各个领域中，并且可用在任何各种电子装置中。而且，第十二实施例的电子装置可以通过使用在第一到第七实施例的一个或多个的基础上制造的显示器件来实现。
本发明不限于在前面具体指出的那些实施例，而是可以在本发明的技术概念基础上做各种修改。
例如，本发明的半导体膜不限于上述实施例中使用的纯硅膜，还可以是锗和硅(硅锗膜)的混合膜或纯锗膜。
而且，在上述实施例中，通过向非晶硅膜的表面施加镍盐溶液而引入镍，但是还可以在淀积非晶硅膜之前向基底膜的表面引入镍，以便进行晶体生长，同时镍从非晶硅膜下面的层扩散。而且，引入镍的方法可以是任何其它合适的方法。例如，SOG(旋涂玻璃)材料可以用作镍盐的溶剂，以使镍从SiO2膜扩散。或者，可以使用溅射法、汽相淀积法或镀覆法以薄膜的形式引入镍，或者通过离子掺杂法直接引入镍。
而且，在前述实施例中的吸杂工艺中使用磷，但还可以使用砷或锑。而且，除了氩和氪之外，氙作为用于吸杂工艺的稀有气体元素也是非常有效地。
此外，在前述某些实施例中，LDD区设置在源/漏区和沟道区之间，但是LDD区也可以直接设置在栅极下面，而不是像上述实施例那样位于栅极旁边。利用这种结构，虽然减少TFT断态漏电流的效果有所减小，但是耐热载流子特性提高了，由此获得了具有更高可靠性的TFT。
而且，n型杂质元素和p型杂质元素掺杂到半导体中的顺序不限于上述实施例中的那样，而是可以根据每个具体应用而适当确定。而且，进行减薄栅极绝缘膜的步骤的时机不限于上述实施例那样。只要在为了形成吸杂区而进行的掺杂步骤之前进行栅极绝缘膜的减薄步骤就可以获得本发明的效果。而且，栅极绝缘膜被减薄的量可以根据每各特殊应用而适当确定。
利用本发明，可以充分减少留在结晶硅膜的器件区域(特别是，沟道区、沟道区和源区之间的结或者沟道区与漏区之间的结)中的催化剂元素的量，其中所述结晶硅膜具有所希望的结晶度并且是使用催化剂元素制造的。通过使用这种半导体膜的TFT，可以抑制漏电流发生和提高可靠性，并且可以实现具有稳定特性和极少特性变化的高性能半导体元件。此外，可以减少用于吸杂工艺的附加步骤，由此简化制造工艺。结果是，可以显著提高制造产量和降低半导体器件的制造成本。
按照本发明，可以实现高性能半导体元件，并且利用简单制造工艺可以获得高度集成、高姓的半导体器件。特别是，利用液晶显示器件，本发明提供像素开关TFT的开关性能的提高以及性能和集成度的改进，其中开关性能的提高是有源矩阵衬底所需要的，性能和集成度的改进是周边驱动电路部分的TFT所需要的。因此，在具有形成在同一衬底上的有源矩阵部分和周边驱动电路部分的驱动器一体式有源矩阵衬底中，可以减小组件的尺寸，提高其性能和降低其成本。
在优选实施例中已经介绍了本发明，本领域普通技术人员都能理解，这里公开的本发明可以以各种方式修改，并且可以设想前述以外的很多实施例。相应地，所附权利要求书趋于覆盖落入本发明的精神和范围内的本发明的所有修改。
本申请基于在2003年1月7日申请的日本专利申请No.2003-001434，这里引证其全部内容供参考。
权利要求
1.一种半导体器件，包括至少一个薄膜晶体管，该薄膜晶体管包括半导体层、栅极绝缘膜以及栅极，其中半导体层具有包含沟道区、源区和漏区的结晶区，栅极绝缘膜至少形成在半导体层的沟道区、源区和漏区上，形成的栅极经过栅极绝缘膜与沟道区相对，其中至少一部分半导体层包括能促进结晶的催化剂元素，并且半导体层还包括吸杂区，该吸杂区包括浓度比沟道区或源区和漏区高的催化剂元素；和吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度，或者栅极绝缘膜不形成在吸杂区上。
2.根据权利要求1的半导体器件，其中半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
3.根据权利要求1或2的半导体器件，其中至少一部分吸杂区形成在结晶区中。
4.根据权利要求3的半导体器件，其中与沟道区或源区和漏区相比，形成在结晶区中的至少一部分吸杂区具有更大的非晶成分含量和更小的结晶成分含量。
5.根据权利要求1-4中任一项的半导体器件，包括p沟道薄膜晶体管和n沟道薄膜晶体管，其中所述至少一个薄膜晶体管是p沟道薄膜晶体管。
6.根据权利要求1-4中任一项的半导体器件，包括p沟道薄膜晶体管和n沟道薄膜晶体管，其中所述至少一个薄膜晶体管是n沟道薄膜晶体管。
7.根据权利要求1-4中任一项的半导体器件，其中所述至少一个薄膜晶体管包括p沟道薄膜晶体管和n沟道薄膜晶体管。
8.根据权利要求1-7中任一项的半导体器件，其中吸杂区形成在一个区域的外部，其中在至少一个薄膜晶体管工作期间电子或空穴通过该区域移动。
9.根据权利要求1-8中任一项的半导体器件，其中形成的吸杂区不与沟道区相邻。
10.根据权利要求1-9中任一项的半导体器件，还包括连接到至少一个薄膜晶体管的线，其中吸杂区形成在半导体层的周边部分中，该线的电连接是在源区或漏区的至少一部分中实现的，并且该线不连接到吸杂区。
11.根据权利要求1-9中任一项的半导体器件，还包括连接到至少一个薄膜晶体管的布线，其中吸杂区形成在半导体层的周边部分中，该布线的电连接是在源区或漏区的至少一部分中以及一部分吸杂区实现的。
12.根据权利要求1-11中任一项的半导体器件，其中至少一个薄膜晶体管包括n沟道薄膜晶体管；和n沟道薄膜晶体管的吸杂区包括浓度比源区或漏区中的高的提供n型导电类型的VB族杂质元素。
13.根据权利要求1-12中任一项的半导体器件，其中吸杂区包括能吸引催化剂元素的吸杂元素。
14.根据权利要求13的半导体器件，其中吸杂区包括提供n型导电类型的VB族杂质元素和提供p型导电类型的IIIB族杂质元素，它们各作为吸杂元素。
15.根据权利要求14的半导体器件，其中吸杂区包括浓度为1×1019到1×1021/cm3的提供n型导电类型的杂质元素和浓度为1.5×1019到3×1021/cm3的提供p型导电类型的杂质元素。
16.根据权利要求13-15中任一项的半导体器件，其中吸杂元素包括选自Ar、Kr和Xe的至少一种稀有气体元素。
17.根据权利要求16的半导体器件，其中吸杂区中的至少一种稀有气体元素的浓度为1×1019到3×1021/cm3。
18.根据权利要求1-17中任一项的半导体器件，其中催化剂元素包括选自Ni、Co、Sn、Pb、Pd、Fe和Cu的至少一种元素。
19.根据权利要求1-18中任一项的半导体器件，其中吸杂区中的催化剂元素的浓度为5×1018原子/cm3或更高。
20.根据权利要求1-19中任一项的半导体器件，其中栅极包括选自W、Ta、Ti和Mo中的至少一种金属元素。
21.根据权利要求1-20中任一项的半导体器件，其中结晶区还包括在沟道区和源区之间的结和/或沟道区和漏区之间的结中的LDD区。
22.一种制造半导体器件的方法，包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成包括结晶区的岛状半导体层；在岛状半导体层上形成栅极绝缘膜；选择地减薄或者选择地除去位于岛状半导体层的区域外部的一部分栅极绝缘膜，其中在该岛状半导体层的区域中形成沟道区、源区和漏区；在已经减薄或除去岛状半导体层上的栅极绝缘膜的区域中形成能吸引催化剂元素的吸杂区；用用于形成源区和漏区的杂质掺杂岛状半导体层的结晶区；和进行第二次热处理，以便将岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
23.根据权利要求22的制造半导体器件的方法，其中岛状半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
24.根据权利要求22或23的制造半导体器件的方法，其中吸杂区的至少一部分形成在结晶区中。
25.根据权利要求22-24中任一项的制造半导体器件的方法，其中杂质掺杂步骤包括在进行第二次热处理之前掺杂n型杂质和/或p型杂质的步骤。
26.根据权利要求22-25中任一项的制造半导体器件的方法，其中形成吸杂区的步骤包括用能吸引催化剂元素的吸杂元素掺杂岛状半导体层的步骤。
27.根据权利要求26的制造半导体器件的方法，其中在吸杂元素掺杂步骤之前进行至少一部分的杂质掺杂步骤。
28.根据权利要求26的制造半导体器件的方法，其中在吸杂元素掺杂步骤之后进行至少一部分的杂质掺杂步骤。
29.根据权利要求26的制造半导体器件的方法，其中与吸杂元素掺杂步骤同时进行至少一部分的杂质掺杂步骤。
30.根据权利要求26-29中任一项的制造半导体器件的方法，其中通过用吸杂元素选择地掺杂其中已经减薄或除去栅极绝缘膜的岛状半导体层的区域，由此进行吸杂元素掺杂步骤。
31.根据权利要求25-29中任一项的制造半导体器件的方法，其中吸杂元素掺杂步骤包括用浓度比源区和漏区高的吸杂元素掺杂其中已经减薄或除去栅极绝缘膜的岛状半导体层的区域的步骤。
32.根据权利要求26-31中任一项的制造半导体器件的方法，其中吸杂元素包括提供n型导电类型的VB族杂质元素。
33.根据权利要求26-31中任一项的制造半导体器件的方法，其中吸杂元素包括提供n型导电类型的VB族杂质元素和提供p型导电类型的IIIB族杂质元素。
34.根据权利要求26-33中任一项的制造半导体器件的方法，其中吸杂元素包括选自Ar、Kr和Xe的至少一种元素。
35.根据权利要求26-34中任一项的制造半导体器件的方法，其中吸杂区中的吸杂元素的浓度为1×1019到3×1021原子/cm3。
36.根据权利要求22-35中任一项的制造半导体器件的方法，其中吸杂区形成步骤包括使岛状半导体层的区域非晶化的步骤，其中在所述半导体层的区域中已经将栅极绝缘膜减薄或除去到比源区和漏区高的程度。
37.根据权利要求22-36中任一项的制造半导体器件的方法，其中吸杂区形成在电子或空穴移动所穿过的区域的外部的岛状半导体层中。
38.根据权利要求21-37中任一项的制造半导体器件的方法，其中形成的吸杂区不与源区和/或漏区相邻，并且不与沟道区相邻。
39.根据权利要求21-38中任一项的制造半导体器件的方法，还包括在第二次热处理之后，形成与包括至少一部分源区或漏区的区域接触的线的步骤。
40.一种制造半导体器件的方法，包括以下步骤提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；对半导体膜进行构图，以便形成各包括结晶区的多个岛状半导体层；在多个岛状半导体层的每个上形成栅极绝缘膜；在多个岛状半导体层的每个上的栅极绝缘膜上形成栅极；选择地减薄或者选择地除去位于其中形成源区和漏区的多个岛状半导体层的至少一个的区域的外部和位于不形成栅极的区域中的一部分栅极绝缘膜；进行用于在多个岛状半导体层的每个中形成源区和漏区以及用于形成吸杂区的掺杂工艺，其中吸杂区能吸引在已经减薄或除去栅极绝缘膜的至少一个岛状半导体层的区域中的催化剂元素；和进行第二次热处理，以便将至少一个岛状半导体层中的至少一部分催化剂元素移动到吸杂区中。
41.根据权利要求40的制造半导体器件的方法，其中岛状半导体层还包括非晶区，并且至少一部分吸杂区形成在非晶区中。
42.根据权利要求40或41的制造半导体器件的方法，其中至少一部分吸杂区形成在结晶区中。
43.根据权利要求40-42中任一项的制造半导体器件的方法，其中至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括n型掺杂步骤，用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和p型掺杂步骤，在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
44.根据权利要求40-42中任一项的制造半导体器件的方法，其中至少一个岛状半导体层包括p沟道薄膜晶体管的岛状半导体层，并且多个岛状半导体层还包括n沟道薄膜晶体管的岛状半导体层，掺杂步骤包括p型掺杂步骤，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区和漏区的n沟道薄膜晶体管的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
45.根据权利要求40-42中任一项的制造半导体器件的方法，其中至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括n型掺杂步骤，用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的岛状半导体层的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域；和p型掺杂步骤，在n型掺杂步骤之后，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域以及其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域。
46.根据权利要求40-42中任一项的制造半导体器件的方法，其中至少一个岛状半导体层包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层，掺杂步骤包括p型掺杂步骤，用提供p型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的p沟道薄膜晶体管的岛状半导体层的区域和其中形成吸杂区的n沟道薄膜晶体管的岛状半导体层的区域；和n型掺杂步骤，在p型掺杂步骤之后，用提供n型导电类型的杂质元素掺杂其中形成源区、漏区和吸杂区的n沟道薄膜晶体管的区域以及形成吸杂区的p沟道薄膜晶体管的岛状半导体层的区域。
47.根据权利要求40-46中任一项的制造半导体器件的方法，其中选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤包括在至少一个岛状半导体层的源区和漏区上形成掩模的步骤，和使用该掩模刻蚀栅极绝缘膜的步骤；和该掩模在掺杂步骤中使用。
48.根据权利要求43或45的制造半导体器件的方法，其中选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤是在n型掺杂步骤和p型掺杂步骤之间进行的。
49.根据权利要求44或46的制造半导体器件的方法，其中选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤是在n型掺杂步骤和p型掺杂步骤之间进行的。
50.根据权利要求48的制造半导体器件的方法，其中p型掺杂步骤包括形成掩模的步骤，该掩模覆盖不必用提供p型导电类型的杂质元素掺杂的多个岛状半导体层的每个的区域；和该掩模在选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤中使用。
51.根据权利要求49的制造半导体器件的方法，其中n型掺杂步骤包括形成掩模的步骤，该掩模覆盖不必用提供n型导电类型的杂质元素掺杂的多个岛状半导体层的每个的区域；和该掩模在选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤中使用。
52.根据权利要求50或51的制造半导体器件的方法，其中选择地减薄或选择地除去至少一个岛状半导体层的一部分栅极绝缘膜的步骤包括除去掩模的步骤。
53.一种制造半导体器件的方法，包括以下步骤第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括p沟道薄膜晶体管的岛状半导体层和n沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在栅极绝缘膜上形成导电膜并对导电膜进行成形以便在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极；第六步骤，使用第一栅极做掩模，用提供p型导电类型的杂质元素掺杂p沟道薄膜晶体管的岛状半导体层，以便形成源区、漏区和能吸引催化剂元素的吸杂区；第七步骤，在导电膜上形成掩模，该掩模露出p沟道薄膜晶体管的岛状半导体层的一部分，覆盖第一栅极，并限定形成在n沟道薄膜晶体管的岛状半导体层上的第二栅极；第八步骤，使用掩模成形导电膜，以便形成第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模、第一栅极或第二栅极覆盖的多个岛状半导体层的区域，由此进一步用n型杂质掺杂p沟道薄膜晶体管的岛状半导体层的吸杂区，同时形成n沟道薄膜晶体管的岛状半导体层的源区和漏区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第七步骤之后到第八步骤之后之间的任何时候至少进行一次。
54.根据权利要求53的制造半导体器件的方法，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是使用掩模与第八步骤同时进行的，其中该掩模露出p沟道薄膜晶体管的一部分岛状半导体层。
55.一种半导体器件的制造制造半导体器件的方法，包括以下步骤第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层做掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，同时在p沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模覆盖n沟道薄膜晶体管的岛状半导体层和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此进一步用p型杂质掺杂p沟道薄膜晶体管的岛状半导体层的吸杂区，同时形成源区和漏区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其源区和漏区中，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后到第八步骤之后之间的任何时候至少进行一次。
56.根据权利要求55的制造半导体器件的方法，其中选择地减薄或选择地除去p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是使用第一栅极作掩模与第八步骤同时进行的。
57.一种制造半导体器件的方法，包括以下步骤第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层作掩模，用提供p型导电类型的杂质元素掺杂岛状半导体层，以便在p沟道薄膜晶体管的岛状半导体层中形成源区、漏区和能吸引催化剂元素的吸杂区，同时在n沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模露出p沟道薄膜晶体管的一部分岛状半导体层并覆盖第一栅极和和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供n型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此使p沟道薄膜晶体管的岛状半导体层的吸杂区非晶化，同时在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，并且进一步用提供n型导电类型的杂质元素掺杂吸杂区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，和将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后到第八步骤之后之间的任何时候至少进行一次。
58.根据权利要求57的制造半导体器件的方法，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是与第八步骤同时进行的，并包括选择地减薄或选择地除去没有被第二栅极导电层覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜以及没有被掩模覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜。
59.一种制造半导体器件的方法，包括以下步骤第一步骤，提供在其至少一部分中包括催化剂元素的非晶半导体膜，该催化剂元素能促进非晶半导体膜结晶；第二步骤，在非晶半导体膜上进行第一次热处理，以便使至少一部分非晶半导体膜结晶，由此获得包括结晶区的半导体膜；第三步骤，对半导体膜进行构图，以便形成包括n沟道薄膜晶体管的岛状半导体层和p沟道薄膜晶体管的岛状半导体层的多个岛状半导体层，多个岛状半导体层的每个包括结晶区；第四步骤，在多个岛状半导体层上形成栅极绝缘膜；第五步骤，在n沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第一栅极并在p沟道薄膜晶体管的岛状半导体层上的栅极绝缘膜上形成第二栅极导电层；第六步骤，使用第一栅极和第二栅极导电层作掩模，用提供n型导电类型的杂质元素掺杂岛状半导体层，以便在n沟道薄膜晶体管的岛状半导体层中形成源区、漏区和能吸引催化剂元素的吸杂区，同时在p沟道薄膜晶体管的岛状半导体层中形成能吸引催化剂元素的吸杂区；第七步骤，形成掩模，该掩模露出n沟道薄膜晶体管的一部分岛状半导体层并覆盖第一栅极和一部分第二栅极导电层；第八步骤，使用掩模成形第二栅极导电层，以便形成第二栅极；第九步骤，用提供p型导电类型的杂质元素掺杂没有被掩模或第二栅极覆盖的多个岛状半导体层的区域，由此使n沟道薄膜晶体管的岛状半导体层的吸杂区非晶化，同时在n沟道薄膜晶体管的岛状半导体层中形成源区和漏区，并且进一步用提供p型导电类型的杂质元素掺杂吸杂区；和第十步骤，进行第二次热处理，以便将p沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，并将n沟道薄膜晶体管的岛状半导体层中的至少一部分催化剂元素移动到其吸杂区中，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是在第五步骤之后到第八步骤之后之间的任何时候至少进行一次。
60.根据权利要求59的制造半导体器件的方法，其中选择地减薄或选择地除去n沟道薄膜晶体管的岛状半导体层和/或p沟道薄膜晶体管的岛状半导体层的吸杂区上的一部分栅极绝缘膜的步骤是与第八步骤同时进行的，并包括选择地减薄或选择地除去没有被掩模覆盖的n沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜以及没有被第二栅极导电层覆盖的p沟道薄膜晶体管的岛状半导体层上的一部分栅极绝缘膜。
61.根据权利要求55-60中任一项的制造半导体器件的方法，其中在沟道宽度方向上第二栅极导电层的宽度大于第二栅极的宽度。
62.根据权利要求40-61中任一项的制造半导体器件的方法，其中用于掺杂吸杂区的提供n型导电类型的杂质元素的浓度为1×1019到1×1021原子/cm3，并且用于掺杂吸杂区的提供p型导电类型的杂质元素的浓度为1.5×1019到3×1021原子/cm3。
63.根据权利要求22-62中任一项的制造半导体器件的方法，其中进行第二次热处理，以便至少激活提供n型导电类型的杂质和/或提供p型导电类型的杂质，其中这些杂质都是被注入到多个岛状半导体层的源区和漏区中。
64.根据权利要求22-63中任一项的制造半导体器件的方法，其中提供非晶半导体膜的步骤包括以下步骤在非晶半导体膜上形成其中具有开口的掩模；和用催化剂元素通过开口掺杂非晶半导体膜的选择区域。
65.根据权利要求22-64中任一项的制造半导体器件的方法，其中催化剂元素是选自Ni、Co、Sn、Pb、Pd、Fe和Cu的至少一种元素。
66.根据权利要求22-65中任一项的制造半导体器件的方法，还包括在第一次热处理之后，用激光照射半导体膜的步骤。
67.一种半导体器件，它是根据权利要求22-66中任一项的制造方法制造的。
68.一种电子装置，包括根据权利要求1-21和67中任一项的半导体器件。
69.根据权利要求68的电子装置，还包括显示部件，该显示部件包括根据权利要求68的半导体器件。
全文摘要
本发明的半导体器件包括至少一个薄膜晶体管，该薄膜晶体管包括半导体层、栅极绝缘膜以及栅极，其中半导体层具有包含沟道区、源区和漏区的结晶区，栅极绝缘膜至少形成在半导体层的沟道区、源区和漏区上，形成的栅极经过栅极绝缘膜与沟道区相对。至少一部分半导体层包括能促进结晶的催化剂元素，并且半导体层还包括吸杂区，该吸杂区包括浓度比沟道区或源区和漏区高的催化剂元素。吸杂区上的栅极绝缘膜的厚度小于源区和漏区上的栅极绝缘膜的厚度，或者栅极绝缘膜不形成在吸杂区上。
文档编号H01L21/322GK1518128SQ20041000015
公开日2004年8月4日 申请日期2004年1月6日 优先权日2003年1月7日
发明者牧田直树 申请人:夏普株式会社