专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。
背景技术：
下面将参考图13和14说明制造包括MISFET的半导体器件的传统方法。
首先，在硅单晶衬底2上形成氧化硅(SiO2)的栅介质膜4(图13)。随后，在栅介质膜4上形成多晶硅层。然后，在将要形成n沟MOSFET的区域的多晶硅层中掺入磷或砷，从而形成n型多晶硅层9。此时，用例如光刻胶图形(未示出)覆盖除了形成n沟MOSFET的区域的其它区域。
除去上述抗蚀图形后，形成例如光刻胶的另一抗蚀图形(未示出)，抗蚀图形在将要形成p沟MOSFET的区域具有开口。然后，把抗蚀图形作为掩膜，在将要形成p沟MOSFET的区域的多晶硅层中掺入硼，从而形成p型多晶硅层12。随后，除去抗蚀图形。
此后，在多晶硅层9和12上形成作为蚀刻掩膜的抗蚀图形14，抗蚀图形14在除了将要形成栅极的区域的其它区域具有开口。使用通过光刻技术形成的光刻胶层来形成抗蚀图形14。
接着，把硅单晶衬底2放入反应离子蚀刻(RIE)设备，以进行多晶硅层9和12的干蚀刻。通常，使用如溴化氢(HBr)气体、氯(Cl2)气等的卤素型蚀刻气体进行干蚀刻(日本公开号2003-37163)。当开始在抗蚀图形14的开口的底部的多晶硅层9和12的蚀刻时，在多晶硅层9和12的厚度方向在其表面进行薄膜除去(蚀刻)。结果，暴露了栅介质膜4的表面，且多晶硅层9和12的保留部分分别成为栅极10和13。
此时，希望停止在栅介质膜4的整个表面上的蚀刻。然而，因为栅介质膜4非常薄，且对于栅介质膜4卤素型蚀刻气体不能确保足够的蚀刻选择性，所以部分栅介质膜4可能被过蚀刻到开口被穿过的程度。
为了避免这一问题，通常，使用例如干涉型层厚监控器监控多晶硅层9和12的蚀刻，并在到达栅介质膜4之前，例如当多晶硅层9和12的厚度为200到300时，停止蚀刻。然后，使用关于栅介质膜4具有足够蚀刻选择性的蚀刻气体，如添加O2的HBr气体，进行第二蚀刻。持续第二蚀刻直到栅介质膜4被暴露。在第二蚀刻期间，监控多晶硅层9和12中硅反应产物的发光强度，当发光强度降低时，终止第二蚀刻。
在完成蚀刻后，形成栅极10和13，在其中掺有使其成为n型或p型的杂质。
通常，n型多晶硅层9的蚀刻速率与p型多晶硅层12的不同。因此，在多数情况，在第一和第二蚀刻步骤期间，在形成n型多晶硅层9的区域的栅介质膜4的暴露，早于在形成p型多晶硅层12的区域的栅介质膜4的暴露。结果，如图15所示，栅介质膜4将被过蚀刻，在由n型多晶硅构成的栅极10周围暴露了硅单晶衬底2。此外，如图15所示，对由p型多晶硅构成的栅极13的蚀刻将不充分，并在其低端具有凸出部分。这样，在与栅介质膜4的界面处n型栅极10的长度与p型栅极13的长度将不同。
通常，蚀刻速率将在多晶硅层的表面上的不同位置发生变化，因为在反应离子蚀刻设备中，等离子体密度分布将不均衡，或有源物质(activespecies)将被不均衡地插入成为栅极的多晶硅层。因此，在多晶硅衬底的边缘部分的蚀刻速率将快于在其中间部分的蚀刻速率，导致栅介质膜4将被过蚀刻，暴露形成于边缘部分的栅极周围的基底层，并形成于中间区域的栅极将具有凸出部分。
此外，蚀刻速率将随所形成的图形的密度变化。如图16所示，空间上孤立的栅极20的蚀刻速率将快于密集形成的棚极21的蚀刻速率。这样，在栅极20周围栅介质膜4将被过蚀刻，或不利地影响栅极20的形状。
发明内容
根据本发明的第一方面的半导体器件包括栅介质膜，形成于半导体衬底上；栅极，包括第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。
根据本发明的第二方面的制造半导体器件的方法包括在半导体衬底上形成栅介质膜；在栅介质膜上形成第一电极材料层；在第一电极材料层上形成厚度为5或更大且为100或更小的介质膜；在介质膜上形成第二电极材料层；在第二电极材料层上形成图形；把图形作为掩膜蚀刻第二电极材料层，从而暴露介质膜；蚀刻介质膜；以及蚀刻第一电极材料层，从而形成栅极。
图1的截面图示出了根据本发明的第一实施例的半导体器件的结构；图2的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图3的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图4的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图5的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图6的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图7的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图8的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图9的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图10的截面图示出了制造图1所示的半导体器件的过程的一个步骤；图11的截面图示出了根据第一实施例的第一修改制造的半导体器件的结构；图12的截面图示出了根据第一实施例的第二修改制造的半导体器件的结构；图13的截面图示出了制造半导体器件的传统过程的一个步骤；图14的截面图示出了制造半导体器件的传统过程的一个步骤；图15的截面图用于解释与传统制造过程有关的问题；图16的截面图用于解释与传统制造过程有关的问题；具体实施方式
下面将参考
本发明的实施例。
图1示出了根据本发明的第一实施例的半导体器件的结构，其包括一个绝缘栅场效应晶体管(MISFET)。
在半导体衬底2上形成栅极10，在半导体衬底2将要形成n沟MOSFET的区域和栅极10之间具有栅介质膜4。在栅极10的两侧，在半导体衬底2中形成将要成为源和漏的N型杂质扩散区16。栅极10为三层叠层结构，包括在栅介质膜4上形成的多晶硅的第一电极层9a、在第一电极层9a上形成的薄介质膜8、和在介质膜8上形成的第二电极层9b。在第一和第二电极层9a和9b中掺有磷或砷。
在半导体衬底2上形成栅极13，在半导体衬底2将要形成p沟MOSFET的区域和栅极13之间具有栅介质膜4。在栅极13的两侧，在半导体衬底2中形成将要成为源和漏的P型杂质扩散区18。栅极13为三层叠层结构，包括在栅介质膜4上形成的多晶硅的第一电极层12a、在第一电极层12a上形成的薄介质膜8、和在介质膜8上形成的第二电极层12b。在第一和第二电极层12a和12b中掺有硼。在栅极10和13的两侧形成栅侧壁22。
介质膜8的厚度的绝对值优选为约5或更大，且为100或更小，且介质膜8的厚度的相对值优选为栅极10和13的厚度的0.5％-10％。如果介质膜8薄于这些值，当制造根据此实施例的半导体器件时，介质膜8不适合作为蚀刻阻挡。相反，如果介质膜8厚于这些值，在离子注入时，杂质不能充分注入第一电极层9a和12a，从而实际增加了栅介质膜的厚度。此外，介质膜8优选位于距栅介质膜4的500之内，并位于距栅介质膜4的栅极10和13的厚度的约1/4或更小的高度。如果介质膜8的位置太高，对于传统器件，第一电极层12a的下面部分将具有凸出部分。
介质膜8的材料可以是氧化硅(SiO2)、氮化硅(SiN)、或氮氧化硅(SiOxNy)，或是通过层叠氧化硅层、氮化硅层和氮氧化硅层中至少两层的组合层。如下面将详细说明的，介质膜8被用作蚀刻阻挡层。因此，介质膜8优选为蚀刻选择性相对高的氧化硅。此外，如下面将说明的，氧化硅层可以是热氧化层或普通的氧化层。
可以通过利用锗硅代替多晶硅把介质膜8夹于其中来形成栅极10和13。可选地，栅极10和13可以为包括多晶硅层、介质膜8和锗硅层的三层叠层结构。
下面，将参考图2到9说明制造根据此实施例的半导体器件的方法。
首先，制备硅单晶半导体衬底2。被切割前，半导体衬底2为半导体晶片形式。在半导体衬底2的整个表面上形成栅介质膜4(图2)。例如，可以使用通过热氧化形成的氧化硅层作为栅介质膜4。可选地，可以使用如氮化硅层、氮氧化硅层等的单层，或包括氧化硅层、氮化硅层和氮氧化硅层中至少两层的组合层。
在栅介质膜4上形成第一栅极材料层6a。栅极材料层6a可以是通过CVD(化学气相淀积)技术形成的多晶硅层或锗硅层。此后，通过热氧化技术在栅极材料层6a上形成作为蚀刻阻挡层的氧化硅的介质膜8。尽管在此情况下，通过热氧化形成氧化硅的介质膜8，但介质膜8可以是在形成第一栅极材料层6a后，在多晶硅层或锗硅层的表面上保留的普通的氧化层。此外，介质膜8可以是如氮化硅层、氮氧化硅层等的单层，或通过组合氧化硅层、氮化硅层和氮氧化硅层中至少两层的组合层。
然后，在介质膜8上形成第二栅极材料层6b。例如，第二栅极材料层6b可以是通过CVD方法形成的多晶硅层或锗硅层。
随后，在栅极材料层6b上形成光刻胶的抗蚀图形7，抗蚀图形7在将要形成n沟MOSFET的区域具有开口，如图3所示。然后，把抗蚀图形7作为掩膜通过离子注入把磷或砷掺入第一和第二栅极材料层6a和6b，从而形成n型第一和第二栅极材料层9a和9b。此后，使用例如O2气通过灰化技术除去抗蚀图形7。
然后，如图4所示，在栅极材料层6b上形成例如光刻胶的抗蚀图形11，抗蚀图形11在将要形成p沟MOSFET的区域具有开口。随后，把抗蚀图形11作为掩膜通过离子注入把硼掺入第一和第二栅极材料层6a和6b，从而形成p型第一和第二栅极材料层12a和12b。此后，使用例如O2气通过灰化技术除去抗蚀图形11。
此后，如图5所示，在n型第二栅极材料层9b和p型第二栅极材料层12b上形成例如光刻胶的抗蚀图形14。
然后，把在其上形成有抗蚀图形14的半导体衬底2放入反应离子蚀刻设备，在其中完成第一蚀刻步骤，即在第二栅极材料层9b和12b上进行第一反应离子蚀刻。如图6所示，在第一蚀刻步骤期间，把抗蚀图形14作为掩膜，并使用例如包括HBr气体和Cl2气体的混合气体进行反应离子蚀刻。此时，通过干涉型终点探测器实时监控栅极材料层的厚度，以在到达作为蚀刻阻挡层的介质膜8之前停止蚀刻。在第一蚀刻步骤期间，可以通过例如测试蚀刻时间，并通过在由预先测试的栅极材料的蚀刻速率决定的特定时间后停止蚀刻，在到达介质膜8之前停止蚀刻，而不需要使用干涉型终点探测器。
尽管在第一蚀刻步骤期间使用了包括HBr气和Cl2气的混合气体，也可以使用如下气体包括HBr气、N2气和CF4气的混合气体，包括HBr气、N2气和NF3气的混合气体，包括HBr气、N2气和CHF3气的混合气体，或只用HBr气。
有一种情况，在形成抗蚀图形14之后并在把晶片放入反应室之前，在第二栅极材料层9b和12b的表面上形成普通氧化层。在此情况下，需要在开始蚀刻第二栅极材料层9b和12b之前除去普通氧化层。可以使用CF4气、SF6气、NF3气和CHF3气中的任何一种除去普通氧化层。
在完成第一蚀刻步骤后，把抗蚀图形14作为掩膜进行第二蚀刻步骤。在第二蚀刻步骤期间，蚀刻栅极材料层9b和12b的保留部分以完全暴露介质膜8(图7)。此时使用的蚀刻气体必须相对于介质膜8具有足够的蚀刻选择性，例如包括HBr气、Cl2气和O2气的混合气体。O2气用来提高相对于介质膜8的蚀刻选择性。尽管在此实施例中使用了包括HBr气体、Cl2气和O2气的混合气体，也可以只用HBr气，或使用包括HBr气和O2气的混合气体。可以通过监控栅极材料层9b和12b的硅反应产物的发光强度，来实时探测第二蚀刻步骤的终点。
尽管在此实施例的第一和第二蚀刻步骤期间，蚀刻第二栅极材料层9b和12b以暴露介质膜8，但可以在一个蚀刻步骤中进行第二栅极材料层9b和12b的蚀刻。此时，可以只用HBr气，或使用包括HBr气和O2气的混合气体作为蚀刻气体。
然后，使用如CF4气、SF6气、NF3气、CHF3气等的含氟气体中的任何一种进行第三蚀刻步骤以除去介质膜8(图8)。因为介质膜很薄，第三蚀刻步骤进行很短时间，例如几秒。
然后，进行第四蚀刻步骤蚀刻第一栅极材料层9a和12a，以暴露栅介质膜4(图9)。此时，使用相对于栅介质膜4具有足够蚀刻选择性的蚀刻气体，如包括HBr气、Cl2气和O2气的混合气体。O2气用来提高相对于栅介质膜4的蚀刻选择性。尽管在此实施例中使用了包括HBr气、Cl2气和O2气的混合气体，也可以代替使用包括HBr气和O2气的混合气体，或只用HBr气。当只用HBr气作为蚀刻气体时，优选增加蚀刻气体的压力以获得相对于栅介质膜4的足够的蚀刻选择性。
可以通过监控栅极材料层9a和12a的硅反应产物的发光强度，来实时探测第四蚀刻步骤的终点。
暴露栅介质膜4后，使用包括HBr气、O2气和N2气的混合气体进行第五蚀刻步骤，以除去剩余的第一栅极材料层9a和12a。结果，如图9所示，在将要形成n沟MOSFET的区域形成了掺有n型杂质的包括栅极材料层9a和9b的栅极10和夹于其中的介质膜8。此外，在将要形成p沟MOSFET的区域形成了掺有p型杂质的包括栅极材料层12a和12b的栅极13和夹于其中的介质膜8。尽管在第五蚀刻步骤中使用了包括HBr气、O2气和N2气的混合气体，也可以使用包括HBr气和O2气的混合气体，或包括HBr气、O2气和Cl2气的混合气体。在完成第五蚀刻步骤后，除去抗蚀图形14。在第四和第五蚀刻步骤期间，修整了栅极10和13的形状。
此后，如图10所示，进行湿蚀刻，只保留在栅极10和13正下方部分的栅介质膜4。然后，形成抗蚀图形(未示出)，抗蚀图形在将要形成n型MOSFET的区域具有开口。把抗蚀图形作为掩膜，通过离子注入如磷或砷的n型杂质，在栅极10的两侧，在半导体衬底2中，形成将要形成源和漏的杂质扩散区16。然后，形成另一抗蚀图形(未示出)，抗蚀图形在将要形成p型MOSFET的区域具有开口。把抗蚀图形作为掩膜，通过离子注入如硼的p型杂质，在栅极13的两侧，在半导体衬底2中，形成将要形成源和漏的杂质扩散区18。尽管此实施例在蚀刻栅介质膜4后形成杂质扩散区16和18，可以在形成杂质扩散区16和18后蚀刻栅介质膜4。此外，当形成杂质扩散区16和18时，可以先形成杂质扩散区18。
在蚀刻栅介质膜4并形成杂质扩散区16和18后，形成由SiO2层、SiN层或包括这些层的叠层构成的介质膜，以覆盖栅极10和13。然后，蚀刻介质膜，只在栅极10和13的两侧部分保留介质膜，如图1所示，从而形成栅侧壁22。
如上所述，根据此实施例，可以在介质膜8处停止蚀刻过程，因为在第二蚀刻步骤中使用了关于介质膜8具有足够蚀刻选择性的气体。由此，调整了由是掺n型杂质还是掺p型杂质引起的蚀刻量的不同，从而基本均衡了第一栅极材料层9a和12a的蚀刻量或保留量。这样，阻止了栅介质膜被局部过蚀刻，阻止了栅极的形状被损坏，并阻止了栅长度的变化。
在上述实施例中，调整了由是掺n型杂质还是掺p型杂质引起的蚀刻量的不同。此外，如图11所示，使用上述制造过程，可以调整由栅极是位于边缘部分还是中间部分引起的，即由栅极在半导体衬底中的位置引起的蚀刻量的不同。这样，可以在暴露栅介质膜4时，使栅极材料层9a的蚀刻量或保留量基本均衡。因此，阻止了栅介质膜被局部过蚀刻，阻止了栅极的形状被损坏，并阻止了栅长度的变化。
此外，如图12所示，使用上述制造过程，可以调整由栅极图形是否密集引起的蚀刻量的不同。这样，可以在暴露栅介质膜4时，使栅极材料层9a的蚀刻量或保留量基本均衡。因此，阻止了栅介质膜被局部过蚀刻，阻止了栅极的形状被损坏，并阻止了栅长度的变化。
如上所述，根据本发明的实施例，阻止了栅介质膜被局部过蚀刻，阻止了栅极的形状被损坏，并阻止了栅长度的变化。
对本领域的技术人员来说，其它的优点和修改将是显而易见的。因此，本发明在其更宽范围内并不限于这里示出和说明的具体细节和代表性实施例。因此，只要不脱离所附权利要求书和其等同替换限定的总发明构思的精神或范围，可以进行各种修改。
权利要求
1.一种半导体器件，包括栅介质膜，形成于半导体衬底上；栅极，包括第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。
2.根据权利要求1的半导体器件，其中第一和第二电极层由多晶硅或锗硅构成，并掺有杂质。
3.根据权利要求1的半导体器件，其中介质膜由热氧化层或普通氧化层构成。
4.根据权利要求2的半导体器件，其中介质膜选自氧化硅层、氮化硅层、氮氧化硅层、和通过层叠氧化硅层、氮化硅层和氮氧化硅层中至少两层形成的组合层。
5.根据权利要求1的半导体器件，其中介质膜的厚度为栅极厚度的0.5％到10％的范围。
6.根据权利要求1的半导体器件，其中介质膜位于距栅介质膜的500内。
7.根据权利要求1的半导体器件，其中介质膜位于距栅介质膜的栅极厚度的约1/4或更小的高度。
8.一种制造半导体器件的方法，包括在半导体衬底上形成栅介质膜；在栅介质膜上形成第一电极材料层；在第一电极材料层上形成厚度为5或更大且为100或更小的介质膜；在介质膜上形成第二电极材料层；在第二电极材料层上形成图形；把图形作为掩膜蚀刻第二电极材料层，从而暴露介质膜；蚀刻介质膜；以及蚀刻第一电极材料层，从而形成栅极。
9.根据权利要求8的制造半导体器件的方法，其中第二电极材料层由多晶硅或锗硅构成，并掺有杂质。
10.根据权利要求8的制造半导体器件的方法，其中把HBr气或包括HBr气或O2气的混合气体作为蚀刻气体，蚀刻第二电极材料层以暴露介质膜。
11.根据权利要求8的制造半导体器件的方法，其中第二电极材料层的蚀刻包括在暴露介质膜之前使用第一蚀刻气体和蚀刻阻挡层蚀刻第二电极材料层；以及使用第二蚀刻气体蚀刻第二电极材料层直到介质膜被暴露。
12.根据权利要求11的制造半导体器件的方法，其中第一蚀刻气体选自HBr气，包括HBr气和Cl2气的混合气体，包括HBr气、N2气和CF4气的混合气体，包括HBr气、N2气和NF3气的混合气体，以及包括HBr气、N2气和CHF3气的混合气体。
13.根据权利要求11的制造半导体器件的方法，其中第二蚀刻气体选自HBr气，包括HBr气和O2气的混合气体，以及包括HBr气、Cl2气和O2气的混合气体。
14.根据权利要求8的制造半导体器件的方法，其中介质膜选自氧化硅层、氮化硅层、氮氧化硅层、和通过层叠氧化硅层、氮化硅层和氮氧化硅层中至少两层形成的组合层。
15.根据权利要求14的制造半导体器件的方法，其中用于蚀刻介质膜的第三蚀刻气体选自CF4气、SF6气、NF3气、以及CHF3气。
16.根据权利要求8的制造半导体器件的方法，其中第一电极材料层由多晶硅或锗硅构成，并掺有杂质。
17.根据权利要求8的制造半导体器件的方法，其中第一电极材料层的蚀刻包括使用第四蚀刻气体蚀刻第一电极材料层直到栅介质膜被暴露；以及使用第五蚀刻气体除去剩余的第一电极材料层。
18.根据权利要求17的制造半导体器件的方法，其中第四蚀刻气体选自HBr气，包括HBr气和O2气的混合气体，以及包括HBr气、Cl2气和O2气的混合气体。。
19.根据权利要求1 7的制造半导体器件的方法，其中第二蚀刻气体选自包括HBr气和O2气的混合气体，包括HBr气、O2气和N2气的混合气体，以及包括HBr气、Cl2气和O2气的混合气体。
20.根据权利要求8的制造半导体器件的方法，还包括在蚀刻第二电极材料层之前，除去在第二电极材料层的表面上形成的普通氧化层。
全文摘要
一种半导体器件包括栅介质膜，形成于半导体衬底上；栅极，包括第一电极层，形成于栅介质膜上，介质膜，厚度为5或更大且为100或更小，并形成于第一电极层上，以及第二电极层，形成于介质膜上；以及源和漏区，形成于栅极两侧的半导体衬底中。
文档编号H01L21/28GK1585136SQ200410069018
公开日2005年2月23日 申请日期2004年7月12日 优先权日2003年7月30日
发明者佐佐木俊行, 成田雅贵 申请人:株式会社东芝