专利名称：快闪存储单元及其制造方法
技术领域：
本发明涉及一种存储器元件及其制造方法，特别是涉及一种快闪存储单元(Flash memory cell)的结构及其制造方法。
背景技术：
非挥发性存储器(Nonvolatile memory)目前多应用在各种电子元件的使用上，如储存结构数据、程序数据及其它可以重复存取的数据。而其中一种可重复存取数据的非挥发性存储器称为闪存。闪存为一种可电抹除且可编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)，其具有可进行多次数据的存入、读取、抹除等动作且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器元件。
图1绘示为现有一种闪存的存储单元的布局示意图。图2A至图2C绘示为图1所绘示的存储单元沿I-I’线的制造流程剖面图。而图3A绘示为图1的存储单元在图2A的步骤中沿II-II’线的剖面示意图。图3B绘示为图1的存储单元在图2B及图2C的步骤中沿II-II’线的剖面示意图。
请同时参照图2A及图3A，首先在基底100上形成多条元件隔离结构102，接着再以元件隔离结构102为掩模而在基底100中形成井区104以及掺杂区106。然后，在掺杂区106上方的基底100上形成穿隧介电层(tunnelingdielectric layer)108。之后，再于穿隧介电层108上形成图案化导体层110。其中，图案化导体层110具有多个相互平行的条状图案。
请同时参照图2B以及图3B，在基底100与图案化导体层110上形成栅间介电层112。接着在栅间介电层112上形成导体层114。然后请同时参照图2C以及图3B，同时对导体层114、栅间介电层112以及图案化导体层110进行图案化工艺，以形成多条控制栅极(control gate)114a以及多个浮置栅极(floating gate)110a，并暴露出浮置栅极110a两侧的基底100。接着，在浮置栅极110a两侧的基底100中形成掺杂区116，以作为快闪存储单元的源极/漏极区。而掺杂区116之间的掺杂区106即成为快闪存储单元的通道区。
目前的半导体技术正逐渐朝向提高集成度以及缩小元件尺寸的发展趋势。而在缩小元件尺寸的过程中，常会遭遇到许多工艺上的困难。以上述的现有快闪存储单元的工艺为例，为了增加浮置栅极110a与控制栅极114a之间所夹的面积以提高快闪存储单元的耦合率(coupling ratio)，因此在制作浮置栅极110a时，必须使其具有足够的厚度，且在元件隔离结构102上两相邻的浮置栅极110之间的距离越小越好。也就是说，图3A所绘示的图案化导体层110必须具有一定的厚度，且开口113的越小越好，因此图案化导体层110中的开口113深宽比(aspect ratio)就会很大，进而导致形成图案化导体层110的蚀刻工艺的困难度提高。
而且，在形成控制栅极114a以及浮置栅极110a的蚀刻工艺中，为了完全移除残留的栅间介电层112而增长蚀刻时间，也容易对元件隔离结构102造成过度蚀刻，导致元件发生漏电流的现象，进而影响元件效能。
发明内容
因此，本发明的目的就是提供一种快闪存储单元的制造方法，以降低工艺的困难度，并提高元件的可靠性。
本发明的另一目的是提供一种快闪存储单元，具有高耦合比，可提升存储单元的读取及抹除速度。
本发明提出一种快闪存储单元的制造方法，此方法先提供第一导电型基底，此第一导电型基底中已形成有第二导电型井区以及多个元件隔离结构，其中这些元件隔离结构位于第二导电型井区内，并且在第一导电型基底上定义出有源区。接着，于有源区内的第二导电型井区中形成第一导电型掺杂区。之后，在第一导电型基底上形成图案化膜层，且此图案化膜层中具有多个开口，而这些开口暴露出部分的第一导电型掺杂区。
然后，在这些开口所暴露出的第一导电型基底中形成第二导电型掺杂区，再于这些开口所暴露出的第一导电型基底上形成穿隧介电层。之后，在每一个开口内的穿隧介电层上形成一浮置栅极，然后移除部分的图案化膜层，以使其厚度小于浮置栅极的厚度。接着，在图案化膜层上形成栅间介电层，且此栅间介电层覆盖住这些浮置栅极。在栅间介电层上形成多个控制栅极，而这些控制栅极与浮置栅极重叠。
本发明先在基底上形成具有开口的图案化膜层，之后再将导体材料填入开口中，以形成浮置栅极。由此可知，本发明的快闪存储单元的工艺中并非以蚀刻工艺来形成浮置栅极，因此可避免现有在形成浮置栅极的蚀刻工艺中，因欲形成的开口深宽比太大而遭遇到的困难。
本发明提出一种闪存，主要包括第一导电型基底、第二导电型井区、多个元件隔离结构、第一导电型掺杂区、图案化膜层、穿隧介电层、多个浮置栅极、栅间介电层以及多条控制栅极。其中，第一第二导电型井区与这些元件隔离结构位于第一导电型基底中，且这些元件隔离结构于第一导电型基底上定义出一有源区，而第一导电型掺杂区配置在有源区内的第二导电型井区中。图案化膜层则配置在部分的第一导电型基底上。
穿隧介电层配置于未被图案化膜层所覆盖的第一导电型基底上，而这些浮置栅极配置在穿隧介电层上，且其厚度大于图案化膜层的厚度。栅间介电层配置在浮置栅极上，并覆盖住这些图案化膜层。而控制栅极则配置在栅间介电层上，并与这些浮置栅极重叠。
由于本发明的快闪存储单元的浮置栅极的厚度并未受限于蚀刻工艺的极限，因此本发明的快闪存储单元的浮置栅极可具有较为适当的厚度，进而提高快闪存储单元的耦合率。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
图1绘示为现有一种闪存的存储单元的布局示意图。
图2A至图2C绘示为图1所绘示的存储单元沿I-I’线的制造流程剖面图。
图3A绘示为图1的存储单元在图2A的步骤中沿II-II’线的剖面示意图。
图3B绘示为图1的存储单元在图2B及图2C的步骤中沿II-II’线的剖面示意图。
图4绘示为本发明的一种闪存的存储单元的布局示意图。
图5A至图5D绘示为图4所绘示的存储单元沿I-I’线的制造流程剖面图。
图6A至图6D则分别对应至图5A至图5D而绘示为图4的存储单元沿II-II’线的制造流程剖面图。
图7A至图7B绘示为图4所绘示的快闪存储单元的浮置栅极沿II-II’线的制造流程剖面图。
图8及图9分别绘示为图4所绘示的快闪存储单元的控制栅极沿I-I’线及II-II’线的制造流程剖面图。
图10绘示为本发明的另一种快闪存储单元的剖面示意图。
图11A至图11C绘示为本发明的另一种快闪存储单元沿I-I’线的制造流程剖面图。
图12A至图12C则分别对应图11A至图11C而绘示为本发明的另一种快闪存储单元沿II-II’线的制造流程剖面图。
简单符号说明100基底102、504元件隔离结构104井区106、116掺杂区108、514穿隧介电层110、114、518、519导体层110a、516浮置栅极111、530、532、534快闪存储单元112、520栅间介电层113、510、510a开口114a、522、522a控制栅极500n型基底502p型井区503有源区506n型掺杂区508图案化膜层512p型掺杂区524图案化光致抗蚀剂层526间隙壁528牺牲层
具体实施例方式
以下实施例是以第一导电型为n型，而第二导电型为p型来说明，但本领域技术人员应知，若将第一导电型置换成p型，第二导电型置换成n型，则下述实施例仍可据以实施。
图4绘示为本发明的一种闪存的存储单元的布局示意图。图5A至图5D绘示为图4所绘示的快闪存储单元沿I-I’线的制造流程剖面图。图6A至图6D则分别对应图5A至图5D而绘示为图4的快闪存储单元沿II-II’线的制造流程剖面图。
请同时参照图5A及图6A，首先在n型基底500上形成多条元件隔离结构504(如图6A所示)，以定义出存储器元件的有源区503，接着在有源区503内的n型基底500中形成p型井区502。其中，元件隔离结构504的形成方法例如是利用浅沟渠隔离(Shallow Trench Insulator，简称STI)法或是区域氧化(local oxidation，简称LOCOS)法。然后，在n型基底500的有源区503内的p型井区502中形成n型掺杂区506，其例如是在后续工艺中用以作为快闪存储单元的源极/漏极区。之后，在n型基底500上形成图案化膜层508，其材料例如是氧化硅。图案化膜层508中具有多个开口510，而这些开口510暴露出部分的有源区503内的n型掺杂区506。
图案化膜层508的形成方法例如是先在n型基底500形成一层材料层(未绘示)，在一实施例中，此材料层例如是氧化硅层，而其形成方法例如是化学气相沉积(Chemical Vapor Deposition，简称CVD)法。接着再进行例如是微影及蚀刻工艺，以形成具有多个开口510的图案化膜层508。
请参照图5B及图6B，在开口510所暴露出的n型掺杂区506中形成p型掺杂区512，其例如是用以在后续工艺中作为快闪存储单元的通道区。而p型掺杂区512的形成方法例如是利用图案化膜层508为掩模以进行一离子掺入工艺，以便于将p型离子掺入开口510所暴露出的n型掺杂区506中。
请参照图5C及图6C，在p型掺杂区512上方的n型基底500上形成穿隧介电层514，且穿隧介电层514的材料例如是氧化硅，而其形成方法例如是热氧化法(thermal oxidation)。接着，在每一开口510内的穿隧介电层514上形成浮置栅极516。
请参照图7A及图7B，在一优选实施例中，浮置栅极516的形成方法例如是先在图案化膜层508以及n型基底500上形成导体层518(如图7A所示)，并填入开口510内，且导体层518例如是掺杂多晶硅层，而其形成方法例如是化学气相沉积。之后，再进行平坦化工艺，其例如是化学机械研磨(chemical mechanical polishing，简称CMP)工艺或是蚀刻工艺，并以图案化膜层508作为化学机械研磨终止层(CMP stop layer)或是蚀刻终止层(etch stoplayer)，以移除部分的导体层518而暴露出图案化膜层508，并形成多个浮置栅极516，如图7B所示。然后，再回蚀(etch back)图案化膜层508。由于图案化膜层508的材料与浮置栅极516的材料之间具有较高的蚀刻选择性，因此可在不损坏浮置栅极516的情况下，移除部分图案化膜层508，以使图案化膜层508的厚度小于浮置栅极516的厚度，如图5C及图6C所示。其中，浮置栅极516的厚度例如是5000埃，而图案化膜层508的厚度则例如是介于1500埃至2000埃之间。特别值得注意的是，浮置栅极516与图案化膜层508的厚度差(也就是浮置栅极516暴露在图案化膜层508的开口510外的高度)h将决定此快闪存储单元的耦合率。更进一步地来说，当h愈大时，快闪存储单元的耦合率也会愈大，则此快闪存储单元可具有优选的读取及抹除速度。
值得注意的是，本发明并不限定浮置栅极516的形成方法为上述工艺(如图7A至图7B所示)，本领域技术人员可以依照本发明的精神而利用其它工艺来形成图5C及图6C所绘示的浮置栅极516，惟其亦落于本发明的范围内。
请参照图5D及图6D，在图案化膜层508上形成栅间介电层520，并覆盖住这些浮置栅极516。其中，栅间介电层520的材料例如是氧化硅/氮化硅/氧化硅等，或是由氧化硅层或氧化硅/氮化硅层等所构成，而其形成方法例如是低压化学气相沉积(Low Pressure CVD，LPCVD)。接着，在栅间介电层520上形成控制栅极522，且这些控制栅极522实质上相互平行的(如图4所示)，以于后续工艺中作为快闪存储单元的字符线(word line)。而且，这些控制栅极522覆盖住浮置栅极516及其侧壁上的栅间介电层520。此外，若n型基底500上形成有元件隔离结构504，则控制栅极522与条状的元件隔离结构504相交，且优选的是控制栅极522垂直于元件隔离结构504，如图4所示。
图8及图9分别绘示为图4所绘示的快闪存储单元沿I-I’及II-II’的部分制造流程剖面图。请参照图8及图9，控制栅极522的形成方法例如是先在栅间介电层520上形成导体层519，其材料例如是掺杂多晶硅，且导体层519的形成方法例如是化学气相沉积。然后在导体层519上形成图案化光致抗蚀剂层524，且图案化光致抗蚀剂层524覆盖住浮置栅极516。而且，图案化光致抗蚀剂层524具有多个实质上相互平行的条状图案，其形成方法例如是微影工艺。之后，以图案化光致抗蚀剂524为掩模，进行蚀刻工艺以移除部分的导电层519。然后再移除图案化光致抗蚀剂层524，即可在栅间介电层520上形成多条控制栅极522，如图5D及图6D所示。此时即完成快闪存储单元530的工艺，而后续完成闪存的工艺为本领域技术人员所周知，在此不再赘述。
此外，在本发明的另一优选实施例中，快闪存储单元的控制栅极522a可以是位于浮置栅极516的正上方且未覆盖住浮置栅极516的侧壁，如图10所示。在此，为了增加快闪存储单元的耦合率，可以在控制栅极522a的侧壁形成间隙壁526。特别的是，间隙壁526的材料例如是导体材料，且优选的是与控制栅极522a的材料相同，也就是多晶硅材料。由此可知，控制栅极522a与间隙壁526电连接。间隙壁526的形成方法例如是先在基底上方形成一层共形导体层(未绘示)覆盖住栅间介电层520以及控制栅极522a，之后再回蚀此导体层，以使其形成间隙壁526，即完成快闪存储单元532的制作。后续的工艺即同于一般的存储器元件的工艺。
另外，在一优选实施例中，本发明还可以在形成元件隔离结构504之后及形成p型井区502之前，先在n型基底500上形成牺牲层528(如图11A及图12A所示)，用以保护n型基底500及元件隔离结构504，使其在后续工艺(例如是蚀刻工艺)中不会受到损坏。举例来说，请同时参照图11B及图12B，形成图案化膜层508的方法例如是利用微影及蚀刻工艺以于一材料层(未绘示)中形成开口510a。在此蚀刻工艺中，牺牲层528用来作为蚀刻终止层(etching stop layer)，以防止在形成开口510a的蚀刻工艺中过度蚀刻n型基底500及元件隔离结构504，因此可避免元件产生漏电流的问题。之后再移除部分的牺牲层528，以暴露出部分的n型基底500及元件隔离结构504。然后，再以前述的工艺完成快闪存储单元534，如图11C及图12C所示。
以下将以图5D及图6D所绘示的快闪存储单元为例来详细说明本发明的快闪存储单元，而图中所绘示的膜层的材料已于上述实施例中说明，以下不再赘述。
请再参照图5D及图6D，本发明的快闪存储单元530主要包括n型基底500、多条元件隔离结构504、n型掺杂区506、图案化膜层508、p型掺杂区512、穿隧介电层514、多个浮置栅极516、栅间介电层520以及多条控制栅极522。其中，n型基底500中已形成有p型井区502。n型掺杂区506配置在n型基底500中的p型井区502内，以于后续工艺中作为快闪存储单元530的源极/漏极区。图案化膜层508配置在n型基底500上，而p型掺杂区512则系是配置在未被图案化膜层508所覆盖的n型基底500中，以于后续工艺中作为快闪存储单元530的通道区。穿隧介电层514则配置在p型掺杂区512上方的n型基底500上。
浮置栅极516配置在穿隧介电层514上，且浮置栅极516的厚度大于图案化膜层508的厚度。在一优选实施例中，浮置栅极516的厚度例如是5000埃，而图案化膜层508的厚度例如是1500埃至2000埃之间。栅间介电层520配置在图案化膜层508上，并覆盖位浮置栅极516。控制栅极522则实质上相互平行地配置在栅间介电层520上，并覆盖住浮置栅极516及其侧壁。
在本发明的另一优选实施例中，控制栅极522a(见图10)还可以是配置在浮置栅极516的正上方。换言之，控制栅极522a并未覆盖住浮置栅极516的侧壁。而且，控制栅极522a以及浮置栅极516的侧壁上配置有间隙壁526，如图10所示。其中间隙壁526的材料例如是导体材料，而在一优选实施例中，间隙壁526的材料例如是多晶硅。
再者，在本发明的又一实施例中，图案化膜层508与n型基底500之间还可以配置有牺牲层528(如图11C及图12C所示)，用以保护n型基底500及元件隔离结构504，使其在工艺(例如是蚀刻工艺)中不会受到损坏。另外，在此实施例中，浮置栅极516配置于穿隧介电层514上，并延伸至部分的元件隔离结构504上，如图12C所示。
本发明的快闪存储单元的制造方法先在基底上形成具有开口的图案化膜层，之后再将导体材料填入开口中，以形成浮置栅极。由此可知，本发明的快闪存储单元的工艺中并非以蚀刻工艺来形成浮置栅极，因此可避免现有在形成浮置栅极的蚀刻工艺中，因欲形成的开口深宽比太大而遭遇到的困难。而且，本发明在一优选实施例中更在基底上形成一层牺牲层，用以保护基底及元件隔离结构在形成图案化膜层的蚀刻工艺中不会受到损坏。由此可知，本发明可避免现有工艺中因对元件隔离结构过度蚀刻而导致元件产生漏电流的问题。总而言之，本发明的快闪存储单元的制造方法可以降低工艺困难度，并且提高元件的可靠性。
本发明的快闪存储单元可依实际所需而决定浮置栅极被控制栅极所覆盖的厚度，以使快闪存储单元具有较高的耦合率，进而提高快闪存储单元的读取及抹除速度。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种快闪存储单元的制造方法，包括提供一第一导电型基底，且该第一导电型基底中已形成有一第二导电型井区以及多个元件隔离结构，而该些元件隔离结构位于该第二导电型井区中，并在该第一导电型基底上定义出一有源区；于该有源区内的该第二导电型井区上形成一第一导电型掺杂区；于该第一导电型基底上形成一图案化膜层，且该图案化膜层具有多个开口，而该些开口暴露出部分的该有源区内的该第一导电型掺杂区；以该图案化膜层为掩模，于该第一导电型基底中形成一第二导电型掺杂区，且该第二导电型掺杂区截断该第一导电型掺杂区；于该些开口所暴露出的该第二导电型掺杂区上形成一穿隧介电层；于该些开口中形成多个浮置栅极；移除部分的该图案化膜层，以使该图案化膜层的厚度小于该些浮置栅极的厚度；于该第一导电型基底上形成一栅间介电层，且该栅间介电层覆盖住该些浮置栅极以及该图案化膜层；以及于该栅间介电层上形成多个控制栅极，且该些控制栅极与该些浮置栅极重叠。
2.如权利要求1所述的快闪存储单元的制造方法，其中形成该些浮置栅极的步骤包括于该第一导电型基底上形成一第一导体层；以及进行一化学机械研磨工艺，以移除该些开口外的该第一导体层。
3.如权利要求2所述的快闪存储单元的制造方法，其中该第一导体层的材料与该图案化膜层的材料之间具有蚀刻选择性。
4.如权利要求1所述的快闪存储单元的制造方法，其中该第二导电型掺杂区与该第二导电型井区的掺杂浓度不同。
5.如权利要求1所述的快闪存储单元的制造方法，其中形成该些控制栅极的步骤包括于该栅间介电层上形成一第二导体层；以及图案化该第二导体层以形成与该些浮置栅极重叠的该些控制栅极。
6.如权利要求1所述的快闪存储单元的制造方法，其中该些控制栅极与该些浮置栅极的上方重叠，且该快闪存储单元的制造方法还包括在该些控制栅极的侧壁形成一导体间隙壁，并覆盖住该些浮置栅极的侧壁。
7.如权利要求6所述的快闪存储单元的制造方法，其中该导体间隙壁的材料包括掺杂多晶硅。
8.如权利要求1所述的快闪存储单元的制造方法，其中于该栅间介电层上形成该些控制栅极的步骤中，该些控制栅极与该些浮置栅极的上方及侧壁重叠。
9.如权利要求1所述的快闪存储单元的制造方法，其中在形成该第一导电型掺杂区之前，还包括在第一导电型基底上形成一牺牲层，以作为形成该图案化膜层的步骤中的蚀刻终止层。
10.如权利要求9所述的快闪存储单元的制造方法，其中该牺牲层的材料包括氮化硅。
11.如权利要求9所述的快闪存储单元的制造方法，其中该牺牲层的材料与该图案化膜层的材料间具有蚀刻选择性。
12.如权利要求1所述的快闪存储单元的制造方法，其中该图案化膜层的材料包括氧化硅。
13.如权利要求1所述的快闪存储单元的制造方法，其中在形成该图案化膜层的步骤中，还包括使该些开口暴露出该些元件隔离结构的部分。
14.如权利要求1所述的快闪存储单元的制造方法，其中该浮置栅极以及该控制栅极的材料包括掺杂多晶硅。
15.如权利要求1所述的快闪存储单元的制造方法，其中该栅间介电层包括氧化硅层以及氧化硅/氮化硅/氧化硅层至少其中之一。
16.如权利要求1所述的快闪存储单元的制造方法，其中该穿隧介电层的材料包括氧化硅。
17.一种快闪存储单元，包括一第一导电型基底；多个元件隔离结构，配置于该第一导电型基底上，以定义出多个有源区；一第二导电型井区，配置于该第一导电型基底中；一图案化膜层，配置于该第一导电型基底上，且该图案化膜层具有多个开口，暴露出部分的该些有源区内的该第一导电型基底；多个浮置栅极，配置于该些开口内并延伸至部分该些元件隔离结构之上，且该些浮置栅极的厚度大于该图案化膜层的厚度；一穿隧介电层，配置该些浮置栅极与该第一导电型基底之间；多个控制栅极，配置于该些浮置栅极上方；一栅间介电层，配置于该些浮置栅极与该些控制栅极之间；以及一第一导电型掺杂区，配置于该控制栅极两侧的该些有源区内的该第一导电型基底中。
18.如权利要求17所述的快闪存储单元，还包括一第二导电型掺杂区，配置于未被该图案化膜层所覆盖的该第一导电型基底中，且该第二导电型掺杂区与该第二导电型井区的掺杂浓度不同。
19.如权利要求17所述的快闪存储单元，其中该些控制栅极系与该些浮置栅极的上方重叠，且该快闪存储单元还包括一导体间隙壁，配置于该些控制栅极的侧壁上，并覆盖住该些浮置栅极的侧壁。
20.如权利要求19所述的快闪存储单元，其中该导体间隙壁的材料包括掺杂多晶硅。
21.如权利要求17所述的快闪存储单元，还包括一牺牲层，配置于该图案化膜层下方。
22.如权利要求21所述的快闪存储单元，其中该牺牲层的材料与该图案化膜层的材料以及该些元件隔离结构的材料间具有蚀刻选择性。
23.如权利要求17所述的快闪存储单元，其中该些控制栅极与该些浮置栅极的上方及侧壁重叠。
24.如权利要求17所述的快闪存储单元，其中该些浮置栅极的材料与该图案化膜层的材料之间具有蚀刻选择性。
25.如权利要求17所述的快闪存储单元，其中该些浮置栅极的材料包括掺杂多晶硅。
26.如权利要求17所述的快闪存储单元，其中该图案化膜层的材料包括氧化硅。
27.一种快闪存储单元，包括一第一导电型基底；一第二导电型井区，形成于该第一导电型基底中；一图案化膜层，配置于部分的该第一导电型基底上；一穿隧介电层，配置于未被该图案化膜层所覆盖的该第一导电型基底上；多个浮置栅极，配置于该穿隧介电层上，且该些浮置栅极的厚度大于该图案化膜层的厚度；一栅间介电层，配置于该图案化膜层上，并覆盖住该些浮置栅极；多个控制栅极，配置于该栅间介电层上，并与该些浮置栅极的上方及侧壁重叠；以及一第一导电型掺杂区，配置于该控制栅极两侧的该些有源区内的该第一导电型基底中。
28.如权利要求27所述的快闪存储单元，还包括一第二导电型掺杂区，配置于未被该图案化膜层所覆盖的该第一导电型基底中，且该第二导电型掺杂区与该第二导电型井区的掺杂浓度不同。
29.如权利要求27所述的快闪存储单元，其中该些浮置栅极的材料与该图案化膜层的材料之间具有蚀刻选择性。
30.如权利要求27所述的快闪存储单元，其中该些浮置栅极的材料包括掺杂多晶硅。
31.如权利要求27所述的快闪存储单元，其中该图案化膜层的材料包括氧化硅。
全文摘要
一种快闪存储单元，主要包括第一导电型基底、第二导电型井区、图案化膜层、第二导电型掺杂区、穿隧介电层、多个浮置栅极、栅间介电层以及多个控制栅极。其中，浮置栅极配置在未被图案化膜层所覆盖的第一导电型基底上，且这些浮置栅极的厚度大于图案化膜层的厚度。由于浮置栅极具有较适当的厚度，因此其与控制栅极所夹的区域可具有较大的面积，进而提高快闪存储单元的耦合率。
文档编号H01L27/115GK1770429SQ20041008972
公开日2006年5月10日 申请日期2004年11月2日 优先权日2004年11月2日
发明者王进忠, 毕嘉慧, 黄正同 申请人:力晶半导体股份有限公司