专利名称：叠层型半导体存储装置的制作方法
技术领域：
本发明涉及一种诸如铁电体存储装置的半导体存储装置，特别涉及以下技术，根据封装技术，叠层多个半导体芯片层，进行三维安装，使该面积的存储容量成为叠层芯片数倍，可以任意选择各个芯片层。
背景技术：
为了使半导体集成电路高密度化，通常可叠层多个半导体芯片层。为了驱动被叠层的半导体芯片，需要具备用于选择使第几层激活的构造。例如，特开平5-63138号公报公示的构造如下，被叠层在载体基板上的半导体芯片分别连接导线的一端，这些导线的另一端连接于设在载体基板的导电管脚。
但是，在上述特开平5-63138公报中，必须从叠层的各个芯片分别连接各自的导线和导电管脚，配线数、部件数多而导致结构复杂。
为避免此问题，通常认为在各个芯片内设置可以与其他芯片进行区别的结构。但是，为了区别不同的芯片，需要制造各种芯片。此时，为了制造不同的芯片，不只需要不同的金属掩膜，而且，还存在只有某个芯片成品率低、别的芯片过剩的经济性问题。
专利文献1特开平5-63138公报
发明内容
本发明的目的是提供一种能解决上述问题的叠层型的半导体存储装置，其不会使配线或部件复杂化，能提高芯片的成品率。
为解决上述问题，本发明提供一种半导体装置，其由多个半导体芯片层层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，各芯片层包括可以编程输出信号的程序电路；以及芯片选择判定电路，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。由此，不必根据第几层的芯片而制造不同的芯片，而通过制造芯片后在程序电路设置程序，设定各芯片的选择用地址，因此，能提高芯片的成品率。
根据上述的半导体存储装置，所述程序电路优选包括可以切断的熔断器以及逻辑电路，所述逻辑电路与所述熔断器连接，根据所述熔断器的切断/未切断状态而输出不同的信号。由此，可以用简单的电路结构实现程序电路。
根据上述的半导体存储装置，所述芯片选择判定电路优选包括“异”电路，其用于判定所述芯片选择信号和所述程序电路的输出信号的一致状态。由此，可以只在硬件迅速进行芯片选择的判定。
根据上述的半导体存储装置，各芯片层的所述芯片选择焊盘优选分别形成于各芯片层的同一位置。由此，为了在芯片间连接芯片选择焊盘只需设置贯通芯片的电极，容易连接芯片之间。还有，因芯片的结构相同，因此，可以提高芯片的成品率。
根据上述的半导体存储装置，所述各芯片层优选具有相同的元件配置。由此，芯片同一，提高芯片的成品率。
根据上述的半导体存储装置，在所述多个芯片层中分别包括多个所述芯片选择焊盘，所述芯片选择焊盘与所述芯片选择判定电路连接，所述多个芯片层中对应的芯片选择焊盘之间互相连接，所述芯片选择判定电路包括数量与所述芯片选择焊盘的数量相同的所述程序电路，所述芯片选择判定电路分别判定输入至各芯片选择焊盘的芯片选择信号和对应的程序电路的输出信号的一致状态。由于具备多个芯片选择焊盘，叠层芯片选择焊盘数以上的芯片，也能识别各芯片。
根据上述的半导体存储装置，各芯片层还包括芯片启动焊盘，所述芯片启动焊盘被连接在芯片层之间，以使用于驱动各芯片层的芯片启动信号共同输入至各芯片层，输入所述芯片选择信号及所述芯片启动信号时，在所述芯片选择信号和所述程序电路的输出信号相符的芯片层，使所述芯片启动信号有效。通过施加芯片启动信号，可以防止随芯片选择信号必然选择某个芯片的情况。如果使用n个芯片选择焊盘，n位的芯片选择信号全部使用，即使叠层2n枚芯片，也可以识别各个芯片。
本发明的电子设备的特征在于具备上述半导体存储装置。所以，可以低价格提供具备低面积、大容量的存储装置的电子设备。
图1是根据本发明的实施例的叠层型的半导体存储装置的立体示意图。
图2是设置在各芯片的芯片判定电路10的逻辑电路图。
图3是给出了用于图2的芯片选择判定电路的“异”电路MOS晶体管的构成例的电路图。
图4是给出了图2的芯片选择判定电路具备的程序电路例的电路图。
图5是给出了熔断器的切断模式的图。
图6是给出了本发明实施例的电子设备的一例个人计算机构成的示意图。
具体实施例方式
以下，就本发明的实施方式参照附图进行说明。
1.半导体存储装置的叠层图1是本发明的实施例的叠层型的半导体存储装置的一例三维安装的概况立体图。此半导体存储装置叠层4枚相同的存储单元阵列芯片C1～C4，得到平均面积4倍的存储容量。这些芯片C1～C4相当于本发明的芯片层。
在芯片C 1～C4中，分别形成多个芯片选择焊盘CS1、CS2和一个芯片启动焊盘CE。还有，为了简化在图1中没有记载，但也形成存储动作必需的其他焊盘、如地址或I/O、控制焊盘等。可以根据叠层的芯片数量任意采取芯片选择焊盘的数量。在芯片C1～C4中，通过贯通焊盘的电极，全部焊盘在全部芯片中，对应的焊盘之间被分别电连接，从而，被输入相同的信号。即，在各芯片的芯片选择焊盘CS1中分别被输入芯片选择信号的一部分，各芯片的芯片选择焊盘CS2中分别被输入芯片选择信号的其他部分，各芯片的芯片启动焊盘CE中分别被输入芯片启动信号。
在芯片C1～C4中，分别形成图2所示的芯片选择判定电路，在各芯片中，芯片选择判定电路与焊盘CS1、CS2及CE连接。
以上阐述的芯片C1～C4为相同的芯片，但因设置了芯片选择焊盘和芯片选择判定电路，所以，不需要制造各个叠层使用要改变连接的芯片。用于选择芯片的地址可以在制造一种芯片并检查合格后编程，所以，不存在特定的芯片成品率不好或特定芯片不足的问题。
2.芯片选择判定电路图2是设置在各芯片的芯片选择判定电路10的逻辑电路图。此芯片选择判定电路10基于输入到芯片选择焊盘CS1、CS2的芯片选择信号判定该芯片是否被选择。
芯片选择判定电路10具备对输出信号进行编程的程序电路PG1、PG2。程序电路的数量为与芯片选择焊盘CS1、CS2对应的数量。在图4中详细说明程序电路PG1、PG2。
芯片选择判定电路10还具备“异”电路EX1、EX2。被输入到芯片选择焊盘CS1的芯片选择信号的一部分和程序电路PG1的输出被输入至一个“异”电路EX1，同样，被输入到芯片选择焊盘CS2的芯片选择信号的其他部分和程序电路PG2的输出被输入至另一个“异”电路EX2。并且，“异”电路EX1、EX2的输出被输入至NOR栅极G1。并且，NOR栅极G1的输出和被输入到芯片启动焊盘CE的芯片启动信号被输入至最终的NAND栅极G2。NAND栅极G2的输出为芯片选择判定电路10的最终输出。
在来自芯片选择焊盘CS1的信号与来自程序电路PG1的信号一致时、以及来自芯片选择焊盘CS2的信号与来自程序电路PG2的信号一致时，“异”电路EX1、EX2分别输出L逻辑，而在上述信号不一致时输出H逻辑。并且，NOR栅极G1只在“异”电路EX1、EX2的输出都为L逻辑时输出H逻辑，如果“异”电路EX1、EX2的任一个输出为H逻辑时，NOR栅极G1则输出L逻辑。所以，只有在来自芯片选择焊盘CS1、CS2及程序电路PG1、PG2的信号完全一致时，NOR栅极G1才输出H逻辑。
最终的NAND栅极G2只在NOR栅极G1的输出为H逻辑时才输出根据芯片启动信号的信号，而在NOR栅极G1的输出为L逻辑时，不管芯片启动信号为如何都只输出H逻辑。所以，NOR栅极G1的输出为H逻辑时，即，只在芯片选择焊盘CS1、CS2接收的信号和来自程序电路PG1、PG2的信号完全一致时，芯片启动信号在其芯片中激活。
在本实施例中，使用两个芯片选择焊盘CS1、CS2，可以指定2位的芯片选择信号，所以，通过在各芯片中包括具有两个程序电路PG1、PG2的芯片选择判定电路10，就能识别四种芯片选择信号。因此，可以叠层4枚芯片，并进行识别，驱动任意芯片。
如果使用n(n为自然数)个芯片选择焊盘CS1～CSn，指定n位的芯片选择信号时，可以在芯片上形成具备n个程序电路PG1～PGn的芯片选择判定电路。此时的芯片选择判定电路将来自(1)芯片选择焊盘CS1及程序电路PG1的信号、来自(2)芯片选择焊盘CS2及程序电路PG2的信号、...、来自(n)芯片选择焊盘CSn及程序电路PGn的信号分别输入到“异”电路EX1、EX2、...EXn。并且，通过把这些输出再输入到一个NOR栅极G1，可以识别n位的芯片选择信号。由此，即使叠层2n枚芯片也可以驱动任意芯片。
图3给出了用于芯片选择判定电路的“异”电路MOS晶体管的一个构成例的电路图。此“异”电路EXn只在输入端子CSn及输入端子PGnOUT的输入一致的情况下，从输出端子OUT输出L逻辑。具体地，“异”电路EXn通过组合第一NOT电路11、传输栅极12和第二NOT电路13而成。
第一NOT电路11在串联的pMOS晶体管及nMOS晶体管的栅极接收输入信号CSn，从输出端子S1输出CSn的逻辑“非”。
传输栅极12在并联的pMOS晶体管及nMOS晶体管的栅极分别接收输入信号CSn及CSn的“非”(S1)，在源极或漏极接收输入信号PGnOUT。由此，从输出端子S2输出CSn的“非”和PGnOUT的逻辑积。
第二NOT电路13在串联的pMOS晶体管及nMOS晶体管的栅极接收输入信号PGnOUT，在源极或漏极中的pMOS一侧接收输入信号CSn、nMOS一侧接收CSn的“非”。由此，从输出端子S3输出PGnOUT的逻辑“非”和CSn的逻辑积。
输出端子S2和输出端子S3合并成为输出OUT。由此，输出OUT在输入端子CSn及输入端子PGnOUT的信号不一致时成为H逻辑，一致时成为L逻辑。由此，与图2中的“异”电路EX1、EX2同样，可以判定芯片选择信号和程序电路输出的一致状态。
“异”电路的具体构成不限于以上说明，可以采用其他各种电路构成。
3.程序电路图4(A)给出了图2的芯片选择判定电路具备的程序电路的一例电路图，图4(B)给出了程序电路的另外一例电路图。图4(A)的程序电路PG1具备连接在电源端子的熔断器(熔丝)F1、一个端子连接在此熔断器的nMOS晶体管T1、两个变换器(NOT栅极)G3、G4。晶体管T1的另一个端子被接地。第一变换器G3的输出与晶体管T1的栅极连接。
熔断器F1处于导通状态时，在第一变换器G3输入H逻辑，输出L逻辑。此L逻辑被输入到nMOS晶体管T1的栅极，所以，第一变换器G3的输入电位不会与接地电位导通，维持变换器G3的信号状态，最终，从第二变换器G4输出H逻辑。
相反，熔断器F1处于非导通状态时，在第一变换器G3输入L逻辑，输出H逻辑。此逻辑H被输入到nMOS晶体管T1的栅极，所以，第一变换器G3的输入电位跟接地电位成为导通状态，维持变换器G3的信号状态，最终，从第二变换器G4输出L逻辑。
所以，通过选择事先以激光等烧断熔断器F1后使用或原样使用，可以输出任意的信号。在本实施例中用这种方法使用熔断器，因而可以用简单的电路结构形成程序电路。
图4(B)的程序电路PG’具备连接在电源端子的电阻器R1、一个端子连接在此电阻器的熔断器F1’、两个变换器G5、G6。熔断器F1’的另一个端子被接地。
熔断器F1’处于导通状态时，第一变换器G5被输入L逻辑，在两个变换器G5、G6反转、再反转，除去噪音，最终，从第二变换器G6输出L逻辑。
相反，熔断器F1’处于非导通状态时，第一变换器G5被输入H逻辑，利用两个变换器，最终，从第二变换器G6输出H逻辑。
程序电路并不限于以上的实施例，例如，可以不用熔断器，而采用由铁电体电容器等构成的非易失性存储元件，进行程序设定。
4.程序电路和芯片选择信号的关系图5是给出了程序电路的熔断器的切断模式的图。这里，将程序电路PG1和程序电路PG2分别组装入芯片C1～C4的芯片选择判定电路10，该程序电路PG1具备图4(A)给出的熔断器F1，该程序电路PG2具备同一结构的熔断器F2。此时，例如，对于第一枚芯片C1，熔断器F1、F2都不切断。对于第二枚芯片C2，只有熔断器F1切断。对于第三枚芯片C3，只有熔断器F2切断。对于第四枚芯片C4，熔断器F1、F2都切断。
在如上所述的4枚芯片中，选择第一枚芯片C1时，向芯片选择焊盘CS1、CS2都输入H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，在芯片启动焊盘CE被输入的芯片启动信号在第一枚芯片C1为激活。在别的芯片，因为信号不一致，所以为备用状态。
同样，选择第二枚芯片C2时，向芯片选择焊盘CS1、CS2分别输入L逻辑、H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第二枚芯片C2为激活。
同样，选择第三枚芯片C3时，向芯片选择焊盘CS1、CS2分别输入L逻辑、H逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第三枚芯片C3为激活。
同样，选择第四枚芯片C4时，向芯片选择焊盘CS1、CS2都输入L逻辑的芯片选择信号。因芯片选择信号和程序电路PG1、PG2的输出一致，所以，芯片启动信号在第四枚芯片C4为备用。
另外，当芯片启动信号为L逻辑时，其被输入至芯片选择判定电路10的NAND栅极G2，所以，不论芯片选择信号如何，全部芯片都为备用状态。
如上所述，叠层具备4种切断模式的芯片C1～C4，可以识别各芯片。选择哪种切断模式配置在第几枚是任意的。但，如果叠层同一切断模式，则不能特定芯片。
但，只采用上述4个切断模式中的3种，只叠层3枚芯片时，与此3个切断模式相对应的芯片选择信号只有3个。所以，哪个芯片都不适合的芯片选择信号意味着在全部芯片备用。所以，只有3枚芯片时，不需要上述芯片启动信号，也不需要各芯片的芯片启动焊盘CE、芯片选择判定电路10的最终层的NAND栅极G2。用这样的方法如果不要芯片启动焊盘CE，以相当于一个芯片的焊盘数n个(n为大于等于2的整数)，可以叠层最多(2n-1)枚芯片，驱动各芯片。
5.电子设备实施例图6给出了本发明的一实施例的电子设备的一例个人计算机1000的结构的立体图。根据图6，个人计算机1000包括显示屏1002和具备键盘1004的主机部分1006。该个人计算机1000的主机部分1006的存储介质，特别是作为非易失性存储器，采用本发明的叠层型半导体存储装置。所以，可以低价格提供具备低面积、大容量的存储装置的电子设备。
还有，本发明的电子设备并不限于此，可以适用于IC卡、便携信息设备、家用电器等具备铁电体存储装置的所有电子设备。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
符号说明C1～C4芯片(芯片层)CS1、CS2芯片选择焊盘CE芯片启动焊盘10芯片选择判定电路PG1、PG2程序电路EX1、EX2“异”电路G1 NOR栅极G2 NAND栅极F1、F2熔断器T1晶体管G3～G6转换器
权利要求
1.一种半导体存储装置，其由多个半导体芯片层层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，各芯片层包括可以编程输出信号的程序电路；以及芯片选择判定电路，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。
2.根据权利要求1所述的半导体存储装置，所述程序电路包括可以切断的熔断器以及逻辑电路，所述逻辑电路与所述熔断器连接，根据所述熔断器的切断/未切断状态而输出不同的信号。
3.根据权利要求1或2所述的半导体存储装置，所述芯片选择判定电路包括“异”电路，其用于判定所述芯片选择信号和所述程序电路的输出信号的一致状态。
4.根据权利要求1至3中任一项所述的半导体存储装置，各芯片层的所述芯片选择焊盘分别形成于各芯片层的同一位置。
5.根据权利要求1至4中任一项所述的半导体存储装置，所述各芯片层具有相同的元件配置。
6.根据权利要求1至5中任一项所述的半导体存储装置，在所述多个芯片层中分别包括多个所述芯片选择焊盘，所述芯片选择焊盘与所述芯片选择判定电路连接，所述多个芯片层中对应的芯片选择焊盘之间互相连接，所述芯片选择判定电路包括数量与所述芯片选择焊盘的数量相同的所述程序电路，所述芯片选择判定电路分别判定输入至各芯片选择焊盘的芯片选择信号和对应的程序电路的输出信号的一致状态。
7.根据权利要求1至5中任一项所述的半导体存储装置，各芯片层还包括芯片启动焊盘，所述芯片启动焊盘被连接在芯片层之间，以使用于驱动各芯片层的芯片启动信号共同输入至各芯片层，输入所述芯片选择信号及所述芯片启动信号时，在所述芯片选择信号和所述程序电路的输出信号相符的芯片层，使所述芯片启动信号有效。
8.一种电子设备，其特征在于，包括根据权利要求1至7中任一项所述的半导体存储装置。
全文摘要
本发明提供一种叠层型的半导体存储装置，其不会使配线或部件复杂化，能提高芯片的成品率。其由多个半导体芯片层(C1～C4)层叠而成，各芯片层具有连接在芯片层之间的芯片选择焊盘(CS1、CS2)，从而将用于选择各芯片层的芯片选择信号共同输入至各芯片层，各芯片层包括可以编程输出信号的程序电路(PG1、PG2)；以及芯片选择判定电路(10)，其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择。可以事后在程序电路设定地址信息，因此，在芯片的制造阶段，只需一种芯片。芯片选择信号输入到共用的芯片选择焊盘，因此，不需要针对各芯片的各自的配线。
文档编号H01L25/065GK1645511SQ20051000176
公开日2005年7月27日 申请日期2005年1月19日 优先权日2004年1月21日
发明者小出泰纪 申请人:精工爱普生株式会社