半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种将CMOS逻辑部和彼此用途各异的多个DRAM部都混放在同一个半导体衬底上的半导体装置，具体地说，涉及一种在确保良好的信号保持特性的同时，实现低耗电量及高速性能化的DRAM混放系统LSI。
背景技术：
近年来，为了满足对于半导体装置的多样化的要求，将过去放在不同的芯片上的CMOS(complementary metal oxide semiconductor)逻辑部、和作为存储装置的通用DRAM(dynamic random access memory)部都混放在同一个芯片上的DRAM混放系统LSI(large-scale integrated)芯片越来越令人注目(参照日本特开2000-232076号公报)。
所谓的DRAM混放系统LSI芯片是指，例如，当以进行图像处理等为目的时，将DRAM部和CMOS逻辑部均混放在同一个芯片上。其中，DRAM部成为储存作为图像信息的信号的存储装置；CMOS逻辑部从DRAM部取出必要的信息，根据该信息进行运算处理。
根据上述DRAM混放系统LSI芯片，与将CMOS逻辑部和DRAM部放在相互不同的芯片上进行数据或者信息的处理的以往技术相比，具有提高了通讯速度的优点。另外，混放有CMOS逻辑部和多个DRAM部的半导体装置，例如，由形成在硅衬底上的CMOS逻辑部和具有沟渠型电容器或者栈型电容器的DRAM部构成。这里，沟渠型电容器，将特定种类的单元电容器(存储单元的电容器)形成在硅衬底中。并且，栈型电容器，将特定种类的单元电容器形成在硅衬底上。
另外，以往，由于CMOS逻辑部及DRAM部所占的面积较大，因此难以在技术上将CMOS逻辑部及DRAM部混放在同一个芯片上。但是，近年来，由于微细化的发展，即使是DRAM混放系统LSI芯片，也实现了100mm2以下的芯片尺寸。所以，从将一个CMOS逻辑部、和一个用途各异的DRAM部放在同一个芯片上的时代，变成了将多个CMOS逻辑部、和多个用途各异的DRAM部放在同一个芯片上的时代。
但是，在以往的DRAM混放系统LSI芯片中，存在这样的问题当在芯片上放有多个DRAM部时，由于所有的DRAM部由相同结构的单元电容器构成，因此难以在实现谋求高速存取的DRAM部的同时，实现必须确保良好的信号保持特性的DRAM部。以下，加以具体地说明。


图14(a)为表示以往的DRAM混放系统LSI芯片的简要结构的平面图。如图14(a)所示，在芯片10上放有CMOS逻辑部11，同时放有具有相同单元电容器结构的第1DRAM部12及第2DRAM部13。这里，由于第1DRAM部12附属于CMOS逻辑部11，因此以高速动作为目的。而第2DRAM部13以一边将信号保持足够的时间(例如，在动作温度85～100℃下，保持数msec左右以上)，一边用较低的耗电量动作为目的。
但是，存储在DRAM的各存储单元的信号的状态，通过储存在存储单元的电容器的电荷来判断。图14(b)为表示储存在图14(a)所示的第1DRAM部12及第2DRAM部13的各单元电容器的电荷和标准电荷的关系图。如图14(b)所示，若将成为判断的标准的标准电荷设定为Qs，则存储在第1DRAM部12及第2DRAM部13的各存储单元的信号的状态，当大于标准电荷Qs的电荷Qh储存在单元电容器时，被判定为high；而当小于标准电荷Qs的电荷Ql储存在单元电容器时，被判定为low。
但是，即使在存储单元存储的信号被判定为high的电荷Qh被储存在单元电容器，有时也会由于例如在构成单元电容器的电容绝缘膜的漏电流、传输晶体管的断开漏电流或者从衬底接触部(单元电容器和半导体衬底的连接部)到半导体衬底的漏电流等，造成单元电容器的信号保持状态发生变化。其结果是，有时即使被判定为high的电荷被储存在DRAM部的单元电容器时，由于储存在单元电容器的电荷随着时间的流逝而流出，因此存储在存储单元的信号状态也不会被判定为high。这里，当将最初储存在单元电容器的电荷设定为Qh，将从最初储存的电荷Qh开始经过的时间(电荷保持时间)设定为t，将经过了电荷保持时间t后储存在单元电容器的电荷设定为Q’，将使储存在单元电容器的电荷流出的漏电流设定为Ileak时，Q’能够用下面的式子(1)表示。但是，在式子(1)中，为了方便，将漏电流Ileak的大小设定为不随时间改变的值。
Q’＝Qh-Ileak×t(1)如式子(1)所示，储存在DRAM部的单元电容器的电荷随着时间的流逝而减少。因此，当以实现良好的信号保持特性为主时，换句话说，当以将电荷Q’变到标准电荷Qs以下的电荷保持时间t延长为目的时，必须要使最初储存在单元电容器的电荷Qh增大。也就是说，必须要使单元电容器容量为例如30fF左右的大容量。
图14(c)为图14(a)所示的第2DRAM部13(以将写入的信号保持足够的时间为目的的DRAM部)的存储单元的等效电路图。如图14(c)所示，单元电容器C的一电极通过传输晶体管T连接在位线14，而且在单元电容器C的另一电极施加有阳极电位Vp。并且，传输晶体管T的栅极电极连接在字线15。此时，如上所述，若将单元电容器C的容量设定为例如30fF，且将施加在单元电容器C的电压VD设定为1.0V，则储存在单元电容器C的电荷为30fC。
而在第1DRAM部12(高速读写信号的DRAM部，也就是在高频下动作的DRAM部)，由于切换施加在单元电容器的电压(动作电压)的速度快于第2DRAM部13，因此在应该施加在电容器的电压完全达到所规定的电压之前下一步动作就已经开始，其结果，造成储存在电容器的电荷量达不到所希望的值。具体地说，若使第1DRAM部12的存储单元的等效电路图，与图14(c)所示的第2DRAM部13的存储单元的等效电路图一样的话，则发生施加在电容器C的电压VD达不到所规定的电压即1.0V的现象(例如，只有0.7V左右的电压被施加在电容器C上)，其结果，造成储存在电容器C的电荷只能达到例如30fF×0.7V＝21fC左右。
也就是说，当对存储在存储单元的信号(信息)进行low/high判定时，在电容器部仅留有与实际的信息不同的电荷储存量，其结果，引起产生误动作的问题。并且，为了确保第1DRAM部12的电荷储存量，当使第1DRAM部12的动作电压和第2DRAM部13的动作电压均为高电压时，包括以储存电荷(将信号保持足够的时间)为目的的第2DRAM部13，所消耗的电力都加大了。

发明内容
如上所鉴，本发明的目的在于对于将CMOS逻辑部和用途各异的多个DRAM部都混放在同一个半导体衬底上的DRAM混放装置，使其在能够确保良好的信号保持特性的同时，满足低耗电量及高速的性能。
为了达到上述目的，本发明所涉及的半导体装置，包括设置在半导体衬底上且由多个第1存储单元构成的第1DRAM部、和设置在半导体衬底上且由多个第2存储单元构成的第2DRAM部。第1DRAM部的动作速度，大于第2DRAM部的动作速度；第1存储单元的容量，大于第2存储单元的容量。
根据本发明的半导体装置，在同一个半导体衬底上设置有第1DRAM部及第2DRAM部，并且，将构成动作速度较快的第1DRAM部的第1存储单元的容量，设定得大于构成动作速度较慢的第2DRAM部的第2存储单元的容量。这里，假设第1DRAM部的动作电压和第2DRAM部的动作电压相同，那么，即使因第1DRAM部的动作速度较快造成向第1存储单元施加的电压达不到所规定的电压，但是由于第1存储单元的容量较大，也能够在第1存储单元储存足够的电荷。例如，能够使在第1存储单元的电容器中储存的电荷量和在第2存储单元的电容器中储存的电荷量相同。所以，即使让第1DRAM部高速动作，由于存储在第1存储单元的信号没有变成误信号的现象，因此也能够在防止误动作的发生的情况下进行高速处理。并且，如下面所要说明的以往的DRAM混放装置一样，由于不必加大高速动作所需的第1DRAM部的动作电压，因此能够降低耗电量。而在第2DRAM部中，由于动作速度较慢，因此对第2存储单元施加的电压足够高，所以，能够实现良好的电荷保持特性(信号保持特性)，能够期待DRAM如所希望地那样动作。
如上所述，根据本发明的半导体装置，由于用相互间具有不同容量的多种存储单元来构成多个DRAM部，因此根据各DRAM部的用途将各存储单元(准确地说，存储单元中的电容元件(电容器))所具有的容量最佳化，即使对于将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
而在将多个动作速度不同的DRAM部设置在同一个半导体衬底上且将构成所有的DRAM部的存储单元的容量均设定为一样的以往的DRAM混放装置中，对于构成动作速度较快的DRAM部的存储单元的电容元件所施加的电压，低于对于构成动作速度较慢的DRAM部的存储单元的电容元件所施加的电压。这是因为，在动作速度较快的DRAM部中，在对电容元件施加足够的电压之前下一步动作已经开始的缘故。所以，在构成动作速度较快的DRAM部的存储单元的电容元件中，发生只能储存该电容元件的标准电荷以下的电荷的现象。并且，若为了补充该电荷的不足而将动作电压设定得较高的话，则产生耗电量增大的新问题。
在本发明的半导体装置中，第1DRAM部的动作电压也可以与第2DRAM部的动作电压相同。
在本发明的半导体装置中，最好多个第1存储单元的各存储单元中的电容元件的尺寸，大于多个第2存储单元的各存储单元中的电容元件的尺寸。
这样一来，能够使第1存储单元的容量确实地大于第2存储单元的容量。具体地说，也可以将第1存储单元的电容下部电极的形状设定为将相邻的多个第2存储单元的电容下部电极的各形状组合在一起的形状。这样一来，当具有不同的容量值的多个存储单元区域形成在同一个半导体衬底上时，仅对于电容下部电极，在维持该基本形状的同时以各存储单元区域为单位进行不同的配置设计，不必对于其它构件，例如，对于连接衬底和电容下部电极的插塞或者杂质层等，以各存储单元区域为单位设计不同的配置。其结果，能够在不使制造过程复杂化的情况下，使形成第1存储单元的电容元件的区域大于形成第2存储单元的电容元件的区域。因此，能够使第1存储单元具有的第1容量大于第2存储单元具有的第2容量，所以，能够确实地获得上述本发明的半导体装置的效果。
在本发明的半导体装置中，最好多个第1存储单元的每个存储单元中的电容元件，具有复数个与多个第2存储单元的每个存储单元中的电容元件相同的结构。
这样一来，能够使第1存储单元的容量确实地大于第2存储单元的容量。
并且，此时，多个第2存储单元的每个存储单元中的电容元件的下部电极，通过各自的插塞与半导体衬底电连接；多个第1存储单元的每个存储单元中的电容元件的下部电极，由与第2存储单元的下部电极具有相同的结构且相邻的多个电极部分构成，而且，该多个电极部分的每个电极部分也可以通过同一个插塞与半导体衬底电连接。这样一来，当具有不同的容量值的多个存储单元区域形成在同一个半导体衬底上时，仅对于插塞以存储单元区域为单位进行不同的配置设计，不必对于其它构件，例如，对于电容下部电极或者杂质层等，以各存储单元区域为单位设计不同的配置。其结果，能够在抑制进行新的配置设计和复杂的制造过程的同时，使形成第1存储单元的电容元件的区域大于形成第2存储单元的电容元件的区域。因此，能够使第1存储单元具有的第1容量大于第2存储单元具有的第2容量，所以，能够确实地获得上述本发明的半导体装置的效果。
并且，此时，多个第2存储单元的每个存储单元中的电容元件的下部电极，通过各自的插塞与半导体衬底中的各杂质层电连接；多个第1存储单元的每个存储单元中的电容元件的下部电极，由与第2存储单元的下部电极具有相同的结构且相邻的多个电极部分构成，而且，该多个电极部分的每个电极部分也可以通过各自的插塞与半导体衬底中的同一个杂质层电连接。这样一来，当具有不同的容量值的多个存储单元区域形成在同一个半导体衬底上时，仅对于杂质层以各存储单元区域为单位进行不同的配置设计，不必对于其它构件，例如，对于电容下部电极或者插塞等，以各存储单元区域为单位设计不同的配置。其结果，能够在抑制进行新的配置设计和复杂的制造过程的同时，使形成第1存储单元的电容元件的区域大于形成第2存储单元的电容元件的区域。因此，能够使第1存储单元具有的第1容量大于第2存储单元具有的第2容量，所以，能够确实地获得上述本发明的半导体装置的效果。
本发明所涉及的第1半导体装置的制造方法，包括在半导体衬底中的第1存储区域上以及第2存储区域上形成层间绝缘膜的工序；在第1存储区域的层间绝缘膜中形成与半导体衬底电连接的第1插塞，且在第2存储区域的层间绝缘膜中形成与半导体衬底电连接的第2插塞的工序；在第2存储区域的层间绝缘膜上形成与第2插塞电连接的第2电容下部电极，并且，在第1存储区域的层间绝缘膜上形成与第1插塞电连接且大于第2电容下部电极的第1电容下部电极的工序；以及通过分别在第1电容下部电极上、及第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在第1存储区域的层间绝缘膜上形成第1电容元件且在第2存储区域的层间绝缘膜上形成第2电容元件的工序。
根据第1半导体装置的制造方法，分别在同一个半导体衬底中的第1存储区域及第2存储区域上，形成仅在电容下部电极方面结构不同的电容元件。具体地说，把第1存储区域的电容下部电极的形状设定为将第2存储区域中的相邻的多个电容下部电极的各形状组合在一起的形状等，来使第1电容下部电极大于第2电容下部电极。因此，能够使第1存储区域的第1电容元件的容量大于第2存储区域的第2电容元件的容量。所以，在将由具有第1电容元件的存储单元构成的DRAM部形成在第1存储区域的情况下，即使使该DRAM部高速动作时(换句话说，即使用高速对该DRAM部施加电压时)，也能够在不加大该DRAM部的动作电压的情况下，在该DRAM部的存储单元储存足够的电荷。也就是说，由于存储在具有第1电容元件的存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够减少耗电量。而在将由具有第2电容元件的存储单元构成的DRAM部形成在第2存储区域的情况下，当使该DRAM部低速动作时，由于对具有第2电容元件的存储单元所施加的电压足够高，因此能够实现良好的电荷保持特性(信号保持特性)，所以，能够期待DRAM如所希望地那样动作。
如上所述，根据第1半导体装置的制造方法，由于能够用相互具有不同的容量的多种电容元件构成多个DRAM部，因此通过根据各DRAM部的用途将各电容元件的容量最佳化，即使在将CMOS逻辑部和多个DRAM部被放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
本发明所涉及的第2半导体装置的制造方法，包括在半导体衬底中的第1存储区域上及第2存储区域上形成层间绝缘膜的工序；在第1存储区域的层间绝缘膜中形成与半导体衬底电连接的第1插塞，并且在第2存储区域的层间绝缘膜中形成与半导体衬底电连接的第2插塞的工序；在第2存储区域的层间绝缘膜上形成与第2插塞电连接的第2电容下部电极，并且，在第1存储区域的层间绝缘膜上形成与第1插塞电连接且由与第2电容下部电极具有相同结构的多个电极部分构成的第1电容下部电极的工序；以及通过分别在第1电容下部电极上、及第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在第1存储区域的层间绝缘膜上形成第1电容元件且在第2存储区域的层间绝缘膜上形成第2电容元件的工序。多个电极部分的每个电极部分，与第1插塞连接。
根据第2半导体装置的制造方法，当分别在同一个半导体衬底中的第1存储区域及第2存储区域上形成电容元件时，在第1存储区域，形成多个与第2存储区域的电容元件具有相同结构的电容元件。具体地说，在第1存储区域，形成由与第2存储区域的电容下部电极(第2电容下部电极)具有相同结构的多个电极部分构成的电容下部电极(第1电容下部电极)，并且将该多个电极部分连接在同一个插塞(第1插塞)上。也就是说，通过各插塞(第2插塞)将第2电容下部电极与半导体衬底电连接，另一方面，通过比第2插塞大的第1插塞将构成第1电容下部电极的多个电极部分与半导体衬底电连接。如上所述，仅对于插塞以存储区域为单位进行不同的配置，不必对于其它构件，例如，对于电容下部电极或者杂质层等，以各存储区域为单位进行不同的配置。其结果，能够在抑制进行复杂的制造过程的同时，使第1存储区域中的第1电容元件的容量大于第2存储区域中的第2电容元件的容量。因此，在将由具有第1电容元件的存储单元构成的DRAM部形成在第1存储区域的情况下，即使让该DRAM部高速动作时(换句话说，即使用高速对该DRAM部施加电压时)，也能够在不加大该DRAM部的动作电压的情况下，在该DRAM部的存储单元储存足够的电荷。也就是说，由于存储在具有第1电容元件的存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够减少耗电量。而在将由具有第2电容元件的存储单元构成的DRAM部形成在第2存储区域的情况下，由于在使该DRAM部低速动作时，对具有第2电容元件的存储单元所施加的电压足够高，因此能够实现良好的电荷保持特性(信号保持特性)，所以，能够期待DRAM如所希望地那样动作。
如上所述，根据第2半导体装置的制造方法，由于能够用相互具有不同的容量的多种电容元件构成多个DRAM部，因此通过根据各DRAM部的用途使各电容元件的容量最佳化，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
本发明所涉及的第3半导体装置的制造方法，包括在半导体衬底中的第1存储区域形成第1杂质层且在半导体衬底中的第2存储区域形成第2杂质层的工序；在形成了第1杂质层及第2杂质层的半导体衬底中的第1存储区域上及第2存储区域上形成层间绝缘膜的工序；在第1存储区域的层间绝缘膜中形成与第1杂质层电连接的多个第1插塞，并且在第2存储区域的层间绝缘膜中形成与第2杂质层电连接的第2插塞的工序；在第2存储区域的层间绝缘膜上形成与第2插塞电连接的第2电容下部电极，并且，在第1存储区域的层间绝缘膜上形成与多个第1插塞电连接并由与第2电容下部电极具有相同结构的多个电极部分构成的第1电容下部电极的工序；以及通过分别在第1电容下部电极上、及第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在第1存储区域的层间绝缘膜上形成第1电容元件且在第2存储区域的层间绝缘膜上形成第2电容元件的工序。多个电极部分的各电极部分通过多个第1插塞的每个插塞，与第1杂质层电连接。
根据第3半导体装置的制造方法，当分别在同一个半导体衬底中的第1存储区域及第2存储区域上形成电容元件时，在第1存储区域，形成多个与第2存储区域的电容元件具有相同结构的电容元件。具体地说，在第1存储区域，形成由与第2存储区域的电容下部电极(第2电容下部电极)具有相同结构的多个电极部分构成的电容下部电极(第1电容下部电极)，并且将多个电极部分的各电极部分通过各插塞(多个第1插塞的每个)与同一杂质层(第1杂质层)电连接。也就是说，通过各插塞(第2插塞)将第2电容下部电极与各杂质层(第2杂质层)电连接，另一方面，通过各第1插塞将构成第1电容下部电极的多个电极部分与大于第2杂质层的第1杂质层电连接。如上所述，仅对于杂质层以各存储单元区域为单位进行不同的配置，不必对于其它构件，例如，对于电容下部电极或者插塞等，以各存储单元区域为单位进行不同的配置。其结果，能够在抑制进行复杂的制造过程的同时，使第1存储区域中的第1电容元件的容量大于第2存储区域中的第2电容元件的容量。因此，在将由具有第1电容元件的存储单元构成的DRAM部形成在第1存储区域的情况下，即使在使该DRAM部高速动作时(换句话说，即使用高速对该DRAM部施加电压时)，也能够在不加大该DRAM部的动作电压的情况下，在该DRAM部的存储单元储存足够的电荷。也就是说，由于存储在具有第1电容元件的存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够减少耗电量。而在将由具有第2电容元件的存储单元构成的DRAM部形成在第2存储区域的情况下，由于在使该DRAM部低速动作时，对具有第2电容元件的存储单元所施加的电压足够高，因此能够实现良好的电荷保持特性(信号保持特性)，所以，能够期待DRAM如所希望地那样动作。
如上所述，根据第3半导体装置的制造方法，由于能够用相互具有不同的容量的多种电容元件构成多个DRAM部，因此通过根据各DRAM部的用途使各电容元件的容量最佳化，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
(发明的效果)根据本发明，即使因第1DRAM部的动作速度较快而造成对第1DRAM部中的第1存储单元所施加的电压达不到所规定的电压，但是由于第1存储单元的容量较大，因此也能够在第1存储单元储存足够的电荷。所以，即使让第1DRAM部高速动作，由于存储在第1存储单元的信号没有成为误信号的现象，因此也能够防止误动作的发生，能够进行高速处理。并且，由于能够在不加大动作电压的情况下，让第1DRAM部高速动作，因此能够减少耗电量。而在第2DRAM部中，由于动作速度较慢，因此对第2存储单元所施加的电压足够高，故，能够实现良好的信号保持特性，能够期待DRAM如所希望地那样动作。所以，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
附图的简单说明图1(a)为表示本发明的第1实施例所涉及的半导体装置的简要结构的平面图；图1(b)及图1(c)为分别构成图1(a)所示的第1DRAM部及第2DRAM部的存储单元的等效电路图；图1(d)及图1(e)为表示图1(a)所示的第1DRAM部及第2DRAM部的各单元电容器的电荷储存特性的图。
图2(a)为表示本发明的第2实施例所涉及的半导体装置的简要结构的平面图；图2(b)为在放图2(a)所示的第1DRAM部的第1存储区域RA中的存储单元结构的剖面图；图2(c)为在放图2(a)所示的第2DRAM部的第2存储区域RB中的存储单元结构的剖面图。
图3为表示形成在本发明的第2实施例所涉及的半导体装置的第1存储区域RA中的第1电容下部电极的形状的图。
图4(a)～图4(e)为表示本发明的第2实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图5(a)及图5(b)为表示本发明的第2～第4实施例所涉及的半导体装置的单元电容器结构的变形的剖面图。
图6(a)及图6(b)为本发明的第2实施例的变形例所涉及的半导体装置的第1存储区域RA及第2存储区域RB中的存储单元结构的剖面图。
图7(a)为表示本发明的第3实施例所涉及的半导体装置的简要结构的平面图；图7(b)为在放图7(a)所示的第1DRAM部的第1存储区域RA中的存储单元结构的剖面图；图7(c)为在放图7(a)所示的第2DRAM部的第2存储区域RB中的存储单元结构的剖面图。
图8(a)为表示在本发明的第3实施例所涉及的半导体装置的第2存储区域RB形成的电容下部电极及接触插塞的形状的图；图8(b)为表示在本发明的第3实施例所涉及的半导体装置的第1存储区域RA形成的电容下部电极及接触插塞的形状的图。
图9(a)～图9(e)为表示本发明的第3实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图10(a)为表示本发明的第4实施例所涉及的半导体装置的简要结构的平面图；图10(b)为在放图10(a)所示的第1DRAM部的第1存储区域RA中的存储单元结构的剖面图；图10(c)为在放图10(a)所示的第2DRAM部的第2存储区域RB中的存储单元结构的剖面图。
图11(a)为表示在本发明的第4实施例所涉及的半导体装置的第2存储区域RB形成的电容下部电极、接触插塞及杂质扩散层的形状的图；图11(b)为表示在本发明的第4实施例所涉及的半导体装置的第1存储区域RA形成的电容下部电极、接触插塞及杂质扩散层的形状的图。
图12(a)～图12(e)为表示本发明的第4实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图13(a)及图13(b)为本发明的第4实施例的变形例所涉及的半导体装置的第1存储区域RA及第2存储区域RB中的存储单元结构的剖面图。
图14(a)为表示以往的DRAM混放系统LSI芯片的简要结构的平面图；图14(b)为表示储存在图14(a)所示的第1DRAM部及第2DRAM部的各单元电容器的电荷和标准电荷的关系的图；图14(c)为图14(a)所示的第2DRAM部的存储单元的等效电路图。
(符号的说明)100-芯片；101-CMOS逻辑部；102-第1DRAM部；103-第2DRAM部；104A-第1传输晶体管；104B-第2传输晶体管；105A-第1单元电容器；105B-第2单元电容器；106A-第1字线；106B-第2字线；107A-第1位线；107B-第2位线；200-半导体衬底；201-元件隔离；203A-第1栅极电极；203B-第2栅极电极；206A-第1杂质扩散层；206B-第2杂质扩散层；207-第1层间绝缘膜；208A-第1接触插塞；208B-第2接触插塞；208C-虚拟插塞；209A-第1电容下部电极；209B-第2电容下部电极；209C-虚拟电极部分；210-电容绝缘膜；211-电容上部电极；212-第2层间绝缘膜；213-布线层；214-插塞；215-第3层间绝缘膜；301-第1接触插塞；302-成为第1电容下部电极的电极部分；401-第1杂质扩散层；402-第1接触插塞；403-成为第1电容下部电极的电极部分。
具体实施例方式
(第1实施例)以下，参照附图对本发明的第1实施例所涉及的半导体装置加以说明。
图1(a)为表示第1实施例所涉及的半导体装置的简要结构的平面图。
如图1(a)所示，在芯片100上，放有CMOS逻辑部101、第1DRAM部102及第2DRAM部103。第1DRAM部102以暂时储存被高速处理的数据为目的，也就是以储存高速移动的电荷为目的。而第2DRAM部103以将被写入的信号保持足够的时间(例如，在85～100℃左右的动作温度下保持数百msec左右以上)为目的。
本实施例的特征在于根据各自的用途将构成第1DRAM部102及第2DRAM部103的存储单元的容量设定为不同的值。具体地说，将构成动作速度快于第2DRAM部103的第1DRAM部102的存储单元的容量，设定为大于构成第2DRAM部103的存储单元的容量。
图1(b)为构成图1(a)所示的第1DRAM部102的存储单元的等效电路图；图1(c)为构成图1(a)所示的第2DRAM部103的存储单元的等效电路图。
如图1(b)所示，构成第1DRAM部102的各存储单元，由第1传输晶体管104A和第1电容器(电容元件)105A构成。第1电容器105A的一电极通过传输晶体管104A连接在第1位线107A，并且，在第1电容器105A的另一电极施加有阳极电压Vpa。并且，第1传输晶体管104A的栅极电极连接在第1字线106A。另外，设定第1电容器105A的容量为Ca，第1电容器105A的电源电压为VDDa(但是，在本实施例中，Vpa＝1/2·VDDa)，储存在第1电容器105A的电荷为Qa。
而如图1(c)所示，构成第2DRAM部103的各存储单元，由第2传输晶体管104B和第2电容器(电容元件)105B构成。第2电容器105B的一电极通过第2传输晶体管104B连接在第2位线107B，并且，在第2电容器105B的另一电极施加有阳极电压Vpb。并且，第2传输晶体管104B的栅极电极连接在第2字线106B。另外，设定第2电容器105B的容量为Cb，第2电容器105B的电源电压为VDDb(但是，在本实施例中，Vpb＝1/2·VDDb)，储存在第2电容器105B的电荷为Qb。
接着，对图1(b)所示的第1电容器105A及图1(c)所示的第2电容器105B的各电荷储存特性加以说明。
图1(d)为表示图1(b)所示的第1电容器105A的容量Ca、和施加在第1电容器105A的两电极之间的动作电压(＝VDDa-Vpa)的关系的图形。
并且，图1(e)为表示图1(c)所示的第2电容器105B的容量Cb、和施加在第2电容器105B的两电极之间的动作电压(＝VDDb-Vpb)的关系的图形。
具体地说，在第1DRAM部102的第1电容器105A中，例如，设定Ca＝15fF及(VDDa-Vpa)＝V1＝0.75V。而在第2DRAM部103的第2电容器105B中，设定Cb＝10fF及(VDDb-Vpb)＝V1＝0.75V。
并且，在本实施例中，设定第1DRAM部102的动作速度为，例如100MHz以上(具体的说，数百MHz左右)，设定第2DRAM部103的动作速度为，例如不满100MHz(具体的说，数十MHz左右)。象这样，当在各DRAM部102及103之间存在动作速度的差异时，在构成动作速度较慢的第2DRAM部103的第2电容器105B所施加的电压被升压到V1。而在构成动作速度较快的第1DRAM部102的第1电容器105A所施加的电压不被升压到V1，仅被升高到低于V1的值，例如仅被升到V2＝0.5V左右。
此时，能够用图1(d)及图1(e)中的斜线区域的面积的值作为电荷量表示储存在第1电容器105A及第2电容器105B的电荷。因此，根据以下的式子(2)，被储存在第1电容器105A的电荷Qa为7.5fC。
Qa＝Ca×V2＝15fF×0.5V＝7.5fC…(2)而根据以下的式子(3)，被储存在第2电容器105B的电荷Qb为7.5fC。
Qb＝Cb×V1＝10fF×0.75V＝7.5fC…(3)如上所述，在本实施例中，能够将储存在第1电容器105A的电荷Qa、和储存在第2电容器105B的电荷Qb设定为彼此几乎相同的电荷量。因此，根据本实施例，由于不管是动作速度较快的第1DRAM部102，还是动作速度较慢的第2DRAM部103，当进行DRAM动作时均能够在电容中储存足够的电荷，因此例如能够在没有误动作的情况下进行High/Low的判定。换句话说，即使让第1DRAM部102及第2DRAM部103在同一电压下动作时，不管是在高速动作的第1DRAM部102中，还是在以保持电荷为目的的低速动作的第2DRAM部103中，均能够使DRAM进行同样的动作。并且，由于不必加大高速动作所需的第1DRAM部102的动作电压，因此能够降低耗电量。
也就是说，如本实施例所示，通过根据各DRAM部的用途将各DRAM部的存储单元的容量最佳化，能够实现在确保良好的信号保持特性的同时，满足低耗电化和高速性能化的DRAM混放装置。
而在本实施例中，当与以往的半导体装置一样，设定Ca＝Cb＝10fF时，储存在第1电容器105A的电荷为10fF×0.5V＝5.0fC，与上述Qa＝7.5fC相比，小了2fC以上。
另外，在第1实施例中，能够在满足各DRAM部的目的的范围内任意地设定第1电容器105A和第2电容器105B的各容量、以及第1DRAM部102和第2DRAM部103的各动作速度。但是，必须要将构成动作速度快于第2DRAM部103的第1DRAM部102的存储单元(第1电容器105A)的容量Ca，设定为大于构成第2DRAM部103的存储单元(第2电容器105B)的容量Cb。
并且，在第1实施例中，虽然将第1DRAM部102及第2DRAM部103的各动作电压设定成了一样，但是也可以将各动作电压设定成不一样。
(第2实施例)以下，参照附图对本发明的第2实施例所涉及的半导体装置及其制造方法加以说明。
图2(a)为表示第2实施例所涉及的半导体装置的简要结构的平面图。
与图1(a)所示的第1实施例一样，如图2(a)所示，在芯片100上，放有CMOS逻辑部101、第1DRAM部102及第2DRAM部103。第1DRAM部102以暂时储存被高速处理的数据为目的，也就是以储存高速移动的电荷为目的。而第2DRAM部103以将被写入的信号保持足够的时间(例如，在85～100℃左右的动作温度下保持数百msec左右以上)为目的。
图2(b)为放图2(a)所示的第1DRAM部102的第1存储区域(RA)中的存储单元结构的剖面图；图2(c)为放图2(a)所示的第2DRAM部103的第2存储区域(RB)中的存储单元结构的剖面图。
如图2(b)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第1栅极电极203A，并且，在该元件区域中的第1栅极电极203A的两侧形成有第1杂质扩散层206A。第1存储区域RA的传输晶体管由第1栅极电极203A和第1杂质扩散层206A构成。
而如图2(c)所示，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第2栅极电极203B，并且，在该元件区域中的第2栅极电极203B的两侧形成有第2杂质扩散层206B。第2存储区域RB的传输晶体管由第2栅极电极203B和第2杂质扩散层206B构成。
并且，如图2(b)及图2(c)所示，在形成了栅极电极203A和203B的半导体衬底200上，形成有第1层间绝缘膜207。并且，在第1存储区域RA的第1层间绝缘膜207中形成有与第1杂质扩散层206A连接的第1接触插塞208A，并且，在第2存储区域RB的第1层间绝缘膜207中形成有与第2杂质扩散层206B连接的第2接触插塞208B。
并且，如图2(b)及图2(c)所示，在埋入了接触插塞208A及208B的第1层间绝缘膜207上，形成有第2层间绝缘膜212。这里，在第1存储区域RA的第2层间绝缘膜212中形成有到达第1接触插塞208A的电容器形成用凹部，并且，在第2存储区域RB的第2层间绝缘膜212中形成有到达第2接触插塞208B的电容器形成用凹部。形成有覆盖第1存储区域RA的电容器形成用凹部的底部及壁面的、与第1接触插塞208A电连接的第1电容下部电极209A。并且，形成有覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的、与第2接触插塞208B电连接的第2电容下部电极209B。
本实施例的特征在于形成在第1存储区域RA的第1电容下部电极209A的面积，大于形成在第2存储区域RB的第2电容下部电极209B的面积。具体地说，如图3所示，也可以把第1电容下部电极209A的形状，设定为将两个与第2电容下部电极209B具有相同形状的虚拟电极部分209C组合在一起的形状。
并且，如图2(b)及(c)所示，形成有分别覆盖第1电容下部电极209A及第2电容下部电极209B的电容绝缘膜210，并且，形成有覆盖该电容绝缘膜210的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，并且，在第2存储区域RB形成第2DRAM部103的单元电容器。另外，虽然省略了图示，但是在各存储区域RA及RB中各单元电容器(也就是存储单元)成矩阵状排列。
并且，如图2(b)及(c)所示，在包含各存储区域RA及RB的单元电容器之上的第2层间绝缘膜212上形成有第3层间绝缘膜215，并且，在第3层间绝缘膜215中形成有分别与各存储区域RA及RB的单元电容器(准确地说，电容上部电极211)电连接的多个插塞214。并且，在第3层间绝缘膜215上，形成有与各插塞214电连接的布线层213。
以下，参照附图对第2实施例所涉及的半导体装置的制造方法，具体地说，对图2(b)及(c)所示的半导体装置的制造方法加以说明。
图4(a)～(e)为表示第2实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在图4(a)～(e)中，对与图2(b)及(c)所示的第2实施例所涉及的半导体装置相同的构件标注同一符号。
首先，如图4(a)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第1栅极电极203A，并且，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第2栅极电极203B。其次，通过分别对半导体衬底200中的第1栅极电极203A及第2栅极电极203B的两侧注入杂质，来形成第1杂质扩散层206A及第2杂质扩散层206B。然后，在半导体衬底200上的整个面上沉积第1层间绝缘膜207后，通过光刻法及蚀刻，在第1存储区域RA及第2存储区域RB的各第1层间绝缘膜207中，形成分别到达第1杂质扩散层206A及第2杂质扩散层206B的接触孔。然后，在半导体衬底200上的整个面上，形成完全填满各接触孔的导电膜后，通过除去各接触孔外侧的不要的导电膜，来形成与第1杂质扩散层206A电连接的第1接触插塞208A、及与第2杂质扩散层206B电连接的第2接触插塞208B。
其次，如图4(b)所示，在半导体衬底200上的整个面上沉积第2层间绝缘膜212后，如图4(c)所示，在第1存储区域RA的第2层间绝缘膜212中形成到达第1接触插塞208A的电容器形成用凹部，同时，在第2存储区域RB的第2层间绝缘膜212中形成到达第2接触插塞208B的电容器形成用凹部。接着，形成覆盖第1存储区域RA的电容器形成用凹部的底部及壁面的第1电容下部电极209A，同时，形成覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的第2电容下部电极209B。这里，使用例如含磷的硅作为电容下部电极209A及209B的材料。并且，如上所述，作为本实施例的特征在于使第1电容下部电极209A的形成区域的面积，大于第2电容下部电极209B的形成区域的面积。也就是说，在本实施例中，在为了形成各存储区域RA及RB的电容器形成用凹部而将第2层间绝缘膜212图案化的工序中所用的掩模的设计，在第1存储区域RA和第2存储区域RB之间不同。
其次，如图4(d)所示，在形成分别覆盖第1电容下部电极209A及第2电容下部电极209B的、例如由氧化硅膜和氮化硅膜的叠层膜(ON膜)构成的电容绝缘膜210后，形成覆盖电容绝缘膜210的、例如由含磷的硅构成的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，同时，在第2存储区域RB形成第2DRAM部103的单元电容器。
然后，在半导体衬底200上的整个面上形成第3层间绝缘膜215后，如图4(e)所示，在第3层间绝缘膜215中形成与各存储区域RA及RB的电容上部电极211电连接的多个插塞214，然后，在第3层间绝缘膜215上，形成与各插塞214电连接的布线层213。通过上述工序，来在第1存储区域RA及第2存储区域RB分别形成第1DRAM部102及第2DRAM部103。
如上所述，根据第2实施例，分别在同一个半导体衬底200中的第1存储区域RA及第2存储区域RB上，形成仅在电容下部电极209上结构不同的单元电容器。具体地说，把第1存储区域RA中的第1电容下部电极209A的形状，设定为将第2存储区域RB中的相邻的多个第2电容下部电极209B的各形状组合在一起的形状等，来使第1电容下部电极209A大于第2电容下部电极209B。因此，能够使第1存储区域RA的单元电容器的单元容量大于第2存储区域RB的单元电容器的单元容量。所以，当在第1存储区域RA形成由单元容量较大的存储单元构成的第1DRAM部102时，即使让第1DRAM部102高速动作时，也能够在不加大第1DRAM部102的动作电压的情况下，在第1DRAM部102的存储单元储存足够的电荷。也就是说，在第1DRAM部102中，由于存储在存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够降低耗电量。而当在第2存储区域RB形成由单元容量较小的存储单元构成的第2DRAM部103时，由于使第2DRAM部103低速动作，因此施加在第2DRAM部103的存储单元的电压足够高，所以，能够实现良好的电荷保持特性(信号保持特性)，能够期待DRAM如所希望地那样动作。
也就是说，根据本实施例，由于用相互具有不同容量的多种单元电容器构成多个DRAM部，因此通过根据各DRAM部的用途将各单元电容器的容量最佳化，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
并且，根据第2实施例，由于把第1电容下部电极209A的形状，设定为将相邻的多个第2电容下部电极209B的各形状组合在一起的形状，因此能够获得下述效果。也就是说，在同一个半导体衬底200上形成具有不同容量值的多个存储单元区域时，仅对于电容下部电极209，在维持该基本形状的同时以各存储单元区域为单位(也就是，在第1存储区域RA和第2存储区域RB之间)进行不同的配置设计，不必对于其它构件，例如，对于接触插塞208或者杂质扩散层206等，以各存储单元区域为单位设计不同的配置。其结果，能够在不使制造过程复杂化的情况下，使第1存储区域RA中的电容器形成区域大于第2存储区域RB中的电容器形成区域。所以，能够使第1存储区域RA的存储单元所具有的容量大于第2存储区域RB的存储单元所具有的容量，因此，能够确实地获得上述本实施例的效果。
另外，在第2实施例中，分别在第1存储区域RA及第2存储区域RB形成杯状电容下部电极209，且仅将该电容下部电极209的底部及内壁面作为了单元电容器使用。但是，如图5(a)所示，也可以将杯状电容下部电极209的底部及内壁面以外的外壁面也作为单元电容器使用，来代替它。或者，也可以利用具有其它结构的单元电容器，例如图5(b)所示的圆柱结构的单元电容器，来代替杯状电容下部电极209也就是杯状单元电容器。
并且，在第2实施例中，虽然使用了含有磷的硅作为第1电容下部电极209A及第2电容下部电极209B或者电容上部电极211的材料，但是也可以使用含有其它杂质的硅或者其它金属，来代替它。
并且，在第2实施例中，虽然使用了ON膜作为电容绝缘膜210，但是也可以使用其它种类的绝缘膜，来代替它。
(第2实施例的变形例)以下，参照附图对本发明的第2实施例的变形例所涉及的半导体装置加以说明。
本变形例的平面结构，与图2(a)所示的第2实施例的平面结构相同。图6(a)为放本变形例的第1DRAM部102的第1存储区域RA中的存储单元结构的剖面图；图6(b)为放本变形例的第2DRAM部103的第2存储区域RB中的存储单元结构的剖面图。另外，由于在图6(a)及(b)中，对与图2(b)及(c)所示的第2实施例一样的构件标注同一符号，因此对其省略说明。
如图6(a)及(b)所示，本变形例与第2实施例的不同之处在于使用沟渠型结构代替栈型结构来作为电容器结构。也就是说，在本变形例中，各存储区域RA及RB的单元电容器，被埋入设置在半导体衬底200的沟渠中，各单元电容器的电容下部电极209直接与杂质扩散层206连接。
使用上述本变形例，也能够获得与第2实施例一样的效果。
(第3实施例)以下，参照附图对本发明的第3实施例所涉及的半导体装置及其制造方法加以说明。
图7(a)为表示第3实施例所涉及的半导体装置的简要结构的平面图。
与图1(a)所示的第1实施例一样，如图7(a)所示，在芯片100上，放有CMOS逻辑部101、第1DRAM部102及第2DRAM部103。第1DRAM部102以暂时储存被高速处理的数据为目的，也就是以储存高速移动的电荷为目的。而第2DRAM部103以将被写入的信号保持足够的时间(例如，在85～100℃左右的动作温度下保持数百msec左右以上)为目的。
图7(b)为放图7(a)所示的第1DRAM部102的第1存储区域(RA)中的存储单元结构的剖面图；图7(c)为放图7(a)所示的第2DRAM部103的第2存储区域(RB)中的存储单元结构的剖面图。
如图7(b)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第1栅极电极203A，并且，在该元件区域中的第1栅极电极203A的两侧形成有第1杂质扩散层206A。第1存储区域RA的传输晶体管由第1栅极电极203A和第1杂质扩散层206A构成。
而如图7(c)所示，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第2栅极电极203B，并且，在该元件区域中的第2栅极电极203B的两侧形成有第2杂质扩散层206B。第2存储区域RB的传输晶体管由第2栅极电极203B和第2杂质扩散层206B构成。
并且，如图7(b)及(c)所示，在形成了栅极电极203A和203B的半导体衬底200上，形成有第1层间绝缘膜207。并且，在第1存储区域RA的第1层间绝缘膜207中形成有与第1杂质扩散层206A连接的第1接触插塞301，并且，在第2存储区域RB的第1层间绝缘膜207中形成有与第2杂质扩散层206B连接的第2接触插塞208B。另外，由于下述理由，第1接触插塞301形成为粗于第2接触插塞208B。
并且，如图7(b)及(c)所示，在埋入了接触插塞301及208B的第1层间绝缘膜207上，形成有第2层间绝缘膜212。这里，在第1存储区域RA的第2层间绝缘膜212中形成有到达第1接触插塞301的多个(例如，两个)电容器形成用凹部，并且，在第2存储区域RB的第2层间绝缘膜212中形成有到达第2接触插塞208B的单个电容器形成用凹部。形成有覆盖第1存储区域RA的各电容器形成用凹部的底部及壁面的、分别与第1接触插塞301电连接的电极部分209A及电极部分302。也就是说，第1存储区域RA的电容下部电极(第1电容下部电极)，由相互邻接的电极部分209A及电极部分302构成。并且，形成有覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的、与第2接触插塞208B电连接的第2电容下部电极209B。这里，构成第1电容下部电极的各电极部分209A及电极部分302的各结构及形状与第2电容下部电极209B一样。
也就是说，如图8(a)所示，第2存储区域RB的各单元电容器的第2电容下部电极209B，分别通过各插塞208B与第2杂质扩散层206B电连接。
而作为本实施例的特征在于如图8(b)所示，第1存储区域RA的各单元电容器的第1电容下部电极，分别与第2电容下部电极209B具有相同的结构且由相邻的多个电极部分209A及302构成，并且，各电极部分209A及302分别通过同一插塞301与第1杂质扩散层206A电连接。另外，在图8(b)中，为了进行比较，示出了与第2存储区域RB的插塞208B具有相同结构的虚拟插塞208C。
并且，如图7(b)及(c)所示，形成有分别覆盖构成第1电容下部电极的电极部分209A及302、和第2电容下部电极209B的电容绝缘膜210，并且，形成有覆盖该电容绝缘膜210的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，并且，在第2存储区域RB形成第2DRAM部103的单元电容器。另外，虽然省略了图示，但是在各存储区域RA及RB中各单元电容器(也就是存储单元)成矩阵状排列。
并且，如图7(b)及(c)所示，在包含各存储区域RA及RB的单元电容器之上的第2层间绝缘膜212上形成有第3层间绝缘膜215，并且，在第3层间绝缘膜215中形成有分别与各存储区域RA及RB的单元电容器(准确地说，电容上部电极211)电连接的多个插塞214。并且，在第3层间绝缘膜215上，形成有与各插塞214电连接的布线层213。
以下，参照附图对第3实施例所涉及的半导体装置的制造方法，具体地说，对图7(b)及(c)所示的半导体装置的制造方法加以说明。
图9(a)～(e)为表示第3实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在图9(a)～(e)中，对与图7(b)及(c)所示的第3实施例所涉及的半导体装置一样的构件标注同一符号。
首先，如图9(a)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第1栅极电极203A，并且，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第2栅极电极203B。其次，通过分别对半导体衬底200中的第1栅极电极203A及第2栅极电极203B的两侧注入杂质，来形成第1杂质扩散层206A及第2杂质扩散层206B。然后，在半导体衬底200上的整个面上沉积第1层间绝缘膜207。
其次，通过光刻法及蚀刻，在第1存储区域RA及第2存储区域RB的各第1层间绝缘膜207中，形成分别到达第1杂质扩散层206A及第2杂质扩散层206B的接触孔。然后，在半导体衬底200上的整个面上，形成完全填满各接触孔的导电膜后，通过除去各接触孔外侧的不要的导电膜，如图9(b)所示，来形成与第1杂质扩散层206A电连接的第1接触插塞301、以及与第2杂质扩散层206B电连接的第2接触插塞208B。
这里，使在第1存储区域RA形成的接触插塞301的大小(粗细)，与之后形成的第1电容下部电极的大小相对应，也就是，使在第1存储区域RA形成的接触插塞301的大小(粗细)，与将复数个形成在第2存储区域RB的第2电容下部电极209B组合在一起的大小相对应。也就是说，在本实施例中，在为了形成各存储区域RA及RB的接触插塞而将第1层间绝缘膜207图案化的工序中所用的掩模的设计，在第1存储区域RA和第2存储区域RB之间不同。
其次，如图9(c)所示，在半导体衬底200上的整个面上沉积第2层间绝缘膜212后，在第1存储区域RA的第2层间绝缘膜212中形成到达第1接触插塞301的多个(例如，两个)电容器形成用凹部，并且，在第2存储区域RB的第2层间绝缘膜212中形成到达第2接触插塞208B的电容器形成用凹部。接着，形成覆盖第1存储区域RA的各电容器形成用凹部的底部及壁面的电极部分209A及电极部分302，藉此方法，形成第1电容下部电极，并且，形成覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的第2电容下部电极209B。这里，各电极部分209A及302与同一个接触插塞301电连接。并且，使用例如含磷的硅作为构成第1电容下部电极的各电极部分209A及302、和第2电容下部电极209B的材料。另外，在本实施例中，由于构成第1电容下部电极的各电极部分209A及302的结构及形状，与第2电容下部电极209B相同，因此在为了形成各存储区域RA及RB的电容器形成用凹部而将第2层间绝缘膜212图案化的工序中所用的掩模的设计，在第1存储区域RA和第2存储区域RB之间相同。
其次，如图9(d)所示，在形成分别覆盖构成第1电容下部电极的各电极部分209A和302以及第2电容下部电极209B的、例如由氧化硅膜和氮化硅膜的叠层膜(ON膜)构成的电容绝缘膜210后，形成覆盖电容绝缘膜210的、例如由含磷的硅构成的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，并且，在第2存储区域RB形成第2DRAM部103的单元电容器。
然后，在半导体衬底200上的整个面上形成了第3层间绝缘膜215后，如图9(e)所示，在第3层间绝缘膜215中形成与各存储区域RA及RB的电容上部电极211电连接的多个插塞214，然后，在第3层间绝缘膜215上，形成与各插塞214电连接的布线层213。通过上述工序，来在第1存储区域RA及第2存储区域RB分别形成第1DRAM部102及第2DRAM部103。
如上所述，根据第3实施例，分别在同一个半导体衬底200中的第1存储区域RA及第2存储区域RB上形成单元电容器时，在第1存储区域RA形成多个与第2存储区域RB的单元电容器具有相同结构的单元电容器。具体地说，在第1存储区域RA，形成由与第2存储区域RB的电容下部电极(第2电容下部电极209B)具有相同结构的多个电极部分209A及302构成的电容下部电极(第1电容下部电极)，并且，通过同一插塞(第1插塞)301将该多个电极部分209A及302连接在半导体衬底200。因此，能够使形成在第1存储区域RA的单元电容器的单元容量，大于形成在第2存储区域RB的单元电容器的单元容量。
也就是说，根据第3实施例，仅对连接半导体衬底200和电容下部电极的插塞以存储区域RA及RB为单位进行不同的配置，不必对其它构件，例如对电容下部电极或者杂质扩散层等，以存储区域RA及RB为单位进行不同的配置。其结果，能够在抑制进行复杂的制造过程的同时，使第1存储区域RA中的单元电容器的容量大于第2存储区域RB中的单元电容器的容量。所以，当在第1存储区域RA形成由单元容量较大的存储单元构成的第1DRAM部102时，即使让第1DRAM部102高速动作时，也能够在不加大第1DRAM部102的动作电压的情况下，在第1DRAM部102的存储单元储存足够的电荷。也就是说，在第1DRAM部102中，由于存储在存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够降低耗电量。而当在第2存储区域RB形成由单元容量较小的存储单元构成的第2DRAM部103时，由于使第2DRAM部103低速动作，因此施加在第2DRAM部103的存储单元的电压足够高，所以，能够实现良好的电荷保持特性(信号保持特性)，能够期待DRAM如所希望地那样动作。
如上所述，根据本实施例，由于用相互具有不同容量的多种单元电容器构成多个DRAM部，因此通过根据各DRAM部的用途将各单元电容器的容量最佳化，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
另外，在第3实施例中，分别在第1存储区域RA及第2存储区域RB形成杯状电极部分209A和302、以及杯状电容下部电极209B，且仅将该电极部分209A和302或者电容下部电极209B的底部和内壁面作为了单元电容器使用。但是，也可以将杯状电极部分209A和302、以及杯状电容下部电极209B的底部和内壁面以外的外壁面也作为单元电容器使用，来代替它(参照图5(a))。或者，也可以用具有其它结构的单元电容器，例如具有圆柱结构的单元电容器，来代替杯状电极部分或者电容下部电极也就是杯状单元电容器(参照图5(b))。
并且，在第3实施例中，虽然使用了含有磷的硅作为电极部分209A和302、及电容下部电极209B或者电容上部电极211的材料，但是也可以使用含有其它杂质的硅或者其它金属，来代替它。
并且，在第3实施例中，虽然使用了ON膜作为电容绝缘膜210，但是也可以使用其它种类的绝缘膜，来代替它。
(第4实施例)以下，参照附图对本发明的第4实施例所涉及的半导体装置及其制造方法加以说明。
图10(a)为表示第4实施例所涉及的半导体装置的简要结构的平面图。
与图1(a)所示的第1实施例一样，如图10(a)所示，在芯片100上，放有CMOS逻辑部101、第1DRAM部102及第2DRAM部103。第1DRAM部102以暂时储存被高速处理的数据为目的，也就是以储存高速移动的电荷为目的。而第2DRAM部103以将被写入的信号保持足够的时间(例如，在85～100℃左右的动作温度下保持数百msec左右以上)为目的。
图10(b)为放图10(a)所示的第1DRAM部102的第1存储区域(RA)中的存储单元结构的剖面图；图10(c)为放图10(a)所示的第2DRAM部103的第2存储区域(RB)中的存储单元结构的剖面图。
如图10(b)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第1栅极电极203A，并且，在该元件区域中的第1栅极电极203A的两侧形成有第1杂质扩散层401。第1存储区域RA的传输晶体管由第1栅极电极203A和第1杂质扩散层401构成。这里，第1杂质扩散层401的形成区域，被设定在能够与下述多个接触插塞连接的范围内。
而如图10(c)所示，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的元件区域上，中间夹着栅极绝缘膜(无图示)形成有第2栅极电极203B，并且，在该元件区域中的第2栅极电极203B的两侧形成有第2杂质扩散层206B。第2存储区域RB的传输晶体管由第2栅极电极203B和第2杂质扩散层206B构成。
并且，如图10(b)及(c)所示，在形成了栅极电极203A和203B的半导体衬底200上，形成有第1层间绝缘膜207。并且，在第1存储区域RA的第1层间绝缘膜207中形成有与第1杂质扩散层401连接的多个(例如，两个)接触插塞208A及402，并且，在第2存储区域RB的第1层间绝缘膜207中形成有与第2杂质扩散层206B连接的接触插塞208B。另外，接触插塞208A及402的结构及形状与接触插塞208B相同。
并且，如图10(b)及(c)所示，在埋入了接触插塞208A、402及208B的第1层间绝缘膜207上，形成有第2层间绝缘膜212。这里，在第1存储区域RA的第2层间绝缘膜212中形成有分别到达接触插塞208A及402的多个(具体地说，两个)电容器形成用凹部，并且，在第2存储区域RB的第2层间绝缘膜212中形成有到达接触插塞208B的单个电容器形成用凹部。形成有覆盖第1存储区域RA的各电容器形成用凹部的底部及壁面的、与接触插塞208A和402电连接的电极部分209A及电极部分403。也就是说，第1存储区域RA的电容下部电极(第1电容下部电极)，由相邻的电极部分209A及电极部分403构成。并且，形成有覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的、与接触插塞208B电连接的第2电容下部电极209B。这里，构成第1电容下部电极的各电极部分209A及电极部分403的各结构及形状与第2电容下部电极209B相同。
也就是说，如图11(a)所示，第2存储区域RB的各单元电容器的第2电容下部电极209B，分别通过各插塞208B与半导体衬底200中的各杂质扩散层206B电连接。
而作为本实施例的特征在于如图11(b)所示，第1存储区域RA的各单元电容器的第1电容下部电极，均与第2电容下部电极209B具有相同的结构且由相邻的多个电极部分209A及403构成，并且，各电极部分209A及403分别通过各插塞208A及402与半导体衬底200中的同一杂质扩散层401电连接。
并且，如图10(b)及(c)所示，形成有分别覆盖构成第1电容下部电极的电极部分209A和403、及第2电容下部电极209B的电容绝缘膜210，并且，形成有覆盖该电容绝缘膜210的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，并且，在第2存储区域RB形成第2DRAM部103的单元电容器。另外，虽然省略了图示，但是在各存储区域RA及RB中各单元电容器(也就是存储单元)成矩阵状排列。
并且，如图10(b)及(c)所示，在包含各存储区域RA及RB的单元电容器之上的第2层间绝缘膜212上形成有第3层间绝缘膜215，并且，在第3层间绝缘膜215中形成有分别与各存储区域RA及RB的单元电容器(准确地说，电容上部电极211)电连接的多个插塞214。并且，在第3层间绝缘膜215上，形成有与各插塞214电连接的布线层213。
以下，参照附图对第4实施例所涉及的半导体装置的制造方法，具体地说，对图10(b)及(c)所示的半导体装置的制造方法加以说明。
图12(a)～(e)为表示第4实施例所涉及的半导体装置的制造方法的各工序的剖面图。另外，在图12(a)～(e)中，对与图10(b)及(c)所示的第4实施例所涉及的半导体装置一样的构件标注同一符号。
首先，如图12(a)所示，在第1存储区域RA的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第1栅极电极203A，并且，在第2存储区域RB的半导体衬底200中的被元件隔离201围绕的存储单元形成区域上，中间夹着栅极绝缘膜(无图示)形成第2栅极电极203B。其次，通过分别对半导体衬底200中的第1栅极电极203A及第2栅极电极203B的两侧注入杂质，来形成第1杂质扩散层401及第2杂质扩散层206B。这里，第1杂质扩散层401的形成区域，被设定在能够与多个接触插塞208A及402(参照图12(b))的每一个连接的范围内，而第2杂质扩散层206B的形成区域，被设定在能够与单个接触插塞208B连接的范围内。也就是说，在本实施例中，在为了形成各存储区域RA及RB的杂质扩散层而向半导体衬底200注入杂质的工序中所用的掩模的设计，在第1存储区域RA和第2存储区域RB之间不同。
其次，在半导体衬底200上的整个面上沉积第1层间绝缘膜207后，通过光刻法及蚀刻，在第1存储区域RA及第2存储区域RB的各第1层间绝缘膜207中，形成到达第1杂质扩散层401的多个(例如，两个)接触孔、及到达第2杂质扩散层206B的单个接触孔。然后，在半导体衬底200上的整个面上，形成完全填满各接触孔的导电膜后，通过除去各接触孔外侧的不要的导电膜，如图12(b)所示，来形成与第1杂质扩散层401电连接的接触插塞208A和402、及与第2杂质扩散层206B电连接的接触插塞208B。这里，在第1存储区域RA形成的接触插塞208B和402，与同一杂质扩散层401电连接。
其次，如图12(c)所示，在半导体衬底200上的整个面上沉积第2层间绝缘膜212后，在第1存储区域RA的第2层间绝缘膜212中形成分别到达接触插塞208A及402的多个(具体地说，两个)电容器形成用凹部，并且，在第2存储区域RB的第2层间绝缘膜212中形成到达第2接触插塞208B的电容器形成用凹部。接着，形成覆盖第1存储区域RA的各电容器形成用凹部的底部及壁面的电极部分209A及电极部分403，藉此方法，形成第1电容下部电极，并且，形成覆盖第2存储区域RB的电容器形成用凹部的底部及壁面的第2电容下部电极209B。这里，使用例如含磷的硅作为构成第1电容下部电极的各电极部分209A和403、及第2电容下部电极209B的材料。另外，在本实施例中，由于构成第1电容下部电极的各电极部分209A和403的结构及形状，与第2电容下部电极209B相同，因此在为了形成各存储区域RA及RB的电容器形成用凹部而将第2层间绝缘膜212图案化的工序中所用的掩模的设计，在第1存储区域RA和第2存储区域RB之间相同。
其次，如图12(d)所示，在形成分别覆盖构成第1电容下部电极的各电极部分209A和403以及第2电容下部电极209B的、例如由氧化硅膜和氮化硅膜的叠层膜(ON膜)构成的电容绝缘膜210后，形成覆盖电容绝缘膜210的、例如由含磷的硅构成的电容上部电极211。藉此方法，在第1存储区域RA形成第1DRAM部102的单元电容器，并且，在第2存储区域RB形成第2DRAM部103的单元电容器。
然后，在半导体衬底200上的整个面上形成第3层间绝缘膜215后，如图12(e)所示，在第3层间绝缘膜215中形成与各存储区域RA及RB的电容上部电极211电连接的多个插塞214，然后，在第3层间绝缘膜215上，形成与各插塞214电连接的布线层213。通过上述工序，来在第1存储区域RA及第2存储区域RB分别形成第1DRAM部102及第2DRAM部103。
如上所述，根据第4实施例，当分别在同一个半导体衬底200中的第1存储区域RA及第2存储区域RB上形成单元电容器时，在第1存储区域RA，形成多个与第2存储区域RB的单元电容器具有相同结构的单元电容器。具体地说，在第1存储区域RA，形成由与第2存储区域RB的电容下部电极(第2电容下部电极209B)具有相同结构的多个电极部分209A及403构成的电容下部电极(第1电容下部电极)，并且，通过各插塞(各插塞208A及402)分别将多个电极部分209A和403与同一杂质扩散层(第1杂质扩散层)401电连接。也就是说，通过各插塞208B将第2电容下部电极209B与各杂质扩散层206B电连接，另一方面，分别通过各插塞208A和402将构成第1电容下部电极的多个电极部分209A和403与大于第2杂质扩散层206B的第1杂质扩散层401电连接。因此，能够使形成在第1存储区域RA的单元电容器的单元容量，大于形成在第2存储区域RB的单元电容器的单元容量。
也就是说，根据第4实施例，仅对通过插塞与电容下部电极电连接的杂质扩散层以存储区域RA及RB为单位进行不同的配置，不必对其它构件，例如，对电容下部电极或者插塞等，以各存储区域RA及RB为单位进行不同的配置。其结果，能够在抑制进行复杂的制造过程的同时，使第1存储区域RA中的单元电容器的容量大于第2存储区域RB中的单元电容器的容量。所以，当在第1存储区域RA形成由单元容量较大的存储单元构成的第1DRAM部102时，即使让第1DRAM部102高速动作时，也能够在不加大第1DRAM部102的动作电压的情况下，在第1DRAM部102的存储单元储存足够的电荷。也就是说，在第1DRAM部102中，由于存储在存储单元的信号没有成为误信号的现象，因此能够在防止误动作发生的情况下进行高速处理，并且，由于不必加大动作电压，因此能够降低耗电量。而当在第2存储区域RB形成由单元容量较小的存储单元构成的第2DRAM部103时，由于使第2DRAM部103低速动作，因此施加在第2DRAM部103的存储单元的电压足够高，所以，能够实现良好的电荷保持特性(信号保持特性)，能够期待DRAM如所希望地那样动作。
如上所述，根据本实施例，由于用相互具有不同容量的多种单元电容器构成多个DRAM部，因此通过根据各DRAM部的用途将各单元电容器的容量最佳化，即使在将CMOS逻辑部和多个DRAM部都放在同一个芯片上的DRAM混放装置中，也能够在确保良好的信号保持特性的同时，实现低耗电化和高速性能化。
另外，在第4实施例中，分别在第1存储区域RA及第2存储区域RB形成杯状电极部分209A和403、以及杯状电容下部电极209B，且仅将该电极部分209A和403或者电容下部电极209B的底部及内壁面作为了单元电容器使用。但是，也可以将杯状电极部分209A和403、以及杯状电容下部电极209B的底部及内壁面以外的外壁面也作为单元电容器使用，来代替它(参照图5(a))。或者，也可以使用具有其它结构的单元电容器，例如具有圆柱结构的单元电容器，来代替杯状电极部分或者电容下部电极也就是杯状单元电容器(参照图5(b))。
并且，在第4实施例中，虽然使用了含有磷的硅作为电极部分209A和403、及电容下部电极209B或者电容上部电极211的材料，但是也可以使用含有其它杂质的硅或者其它金属，来代替它。
并且，在第4实施例中，虽然使用了ON膜作为电容绝缘膜210，但是也可以使用其它种类的绝缘膜，来代替它。
(第4实施例的变形例)以下，参照附图对本发明的第4实施例的变形例所涉及的半导体装置加以说明。
本变形例的平面结构，与图10(a)所示的第4实施例的平面结构一样。图13(a)为放本变形例的第1DRAM部102的第1存储区域RA中的存储单元结构的剖面图；图13(b)为放本变形例的第2DRAM部103的第2存储区域RB中的存储单元结构的剖面图。另外，由于在图13(a)及(b)中，对与图10(b)及(c)所示的第4实施例一样的构件标注同一符号，因此对其省略说明。
如图13(a)及(b)所示，本变形例与第4实施例的不同之处在于利用沟渠型结构代替栈型结构来作为电容器结构。也就是说，在本变形例中，各存储区域RA及RB的单元电容器，被埋入设置在半导体衬底200的沟渠中，各单元电容器的电容下部电极209直接与杂质扩散层连接。
使用上述本变形例，也能够获得与第4实施例一样的效果。
(工业上的利用可能性)本发明涉及DRAM混放系统LSI，在将本发明适用在把CMOS逻辑部、和彼此用途各异的多个DRAM部混放在同一个半导体衬底上的半导体装置时，能够获得在确保良好的信号保持特性的同时实现低耗电化和高速性能化的效果，非常地有用。
权利要求
1.一种半导体装置，其特征在于包括设置在半导体衬底上且由多个第1存储单元构成的第1DRAM部，以及设置在上述半导体衬底上且由多个第2存储单元构成的第2DRAM部；上述第1DRAM部的动作速度，大于上述第2DRAM部的动作速度；上述第1存储单元的容量，大于上述第2存储单元的容量。
2.根据权利要求1所述的半导体装置，其特征在于上述第1DRAM部的动作电压与上述第2DRAM部的动作电压相同。
3.根据权利要求1所述的半导体装置，其特征在于上述多个第1存储单元的各存储单元中的电容元件的尺寸，大于上述多个第2存储单元的各存储单元中的电容元件的尺寸。
4.根据权利要求1所述的半导体装置，其特征在于上述多个第1存储单元的各存储单元中的电容元件，具有复数个与上述多个第2存储单元的各存储单元中的电容元件相同的结构。
5.根据权利要求4所述的半导体装置，其特征在于上述多个第2存储单元的各存储单元中的电容元件的下部电极，通过各自的插塞，与上述半导体衬底电连接；上述多个第1存储单元的各存储单元中的电容元件的下部电极，由与上述第2存储单元的上述下部电极具有相同的结构且相邻的多个电极部分构成，而且，上述多个电极部分的各电极部分通过同一插塞与上述半导体衬底电连接。
6.根据权利要求4所述的半导体装置，其特征在于上述多个第2存储单元的各存储单元中的电容元件的下部电极，通过各自的插塞，与上述半导体衬底中的各自的杂质层电连接；上述多个第1存储单元的各存储单元中的电容元件的下部电极，由与上述第2存储单元的上述下部电极具有相同的结构且相邻的多个电极部分构成，而且，上述多个电极部分的各电极部分通过各自的插塞与上述半导体衬底中的同一杂质层电连接。
7.一种半导体装置的制造方法，其特征在于包括在半导体衬底中的第1存储区域上以及第2存储区域上形成层间绝缘膜的工序；在上述第1存储区域的上述层间绝缘膜中形成与上述半导体衬底电连接的第1插塞，且在上述第2存储区域的上述层间绝缘膜中形成与上述半导体衬底电连接的第2插塞的工序；在上述第2存储区域的上述层间绝缘膜上形成与上述第2插塞电连接的第2电容下部电极，而且在上述第1存储区域的上述层间绝缘膜上形成与上述第1插塞电连接并大于上述第2电容下部电极的第1电容下部电极的工序；以及通过分别在上述第1电容下部电极上、及上述第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在上述第1存储区域的上述层间绝缘膜上形成第1电容元件且在上述第2存储区域的上述层间绝缘膜上形成第2电容元件的工序。
8.一种半导体装置的制造方法，其特征在于包括在半导体衬底中的第1存储区域上及第2存储区域上形成层间绝缘膜的工序；在上述第1存储区域的上述层间绝缘膜中形成与上述半导体衬底电连接的第1插塞，并且在上述第2存储区域的上述层间绝缘膜中形成与上述半导体衬底电连接的第2插塞的工序；在上述第2存储区域的上述层间绝缘膜上形成与上述第2插塞电连接的第2电容下部电极，并且在上述第1存储区域的上述层间绝缘膜上形成与上述第1插塞电连接，并由多个与上述第2电容下部电极具有相同结构的电极部分构成的第1电容下部电极的工序；以及通过分别在上述第1电容下部电极上、及上述第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在上述第1存储区域的上述层间绝缘膜上形成第1电容元件且在上述第2存储区域的上述层间绝缘膜上形成第2电容元件的工序；上述多个电极部分的各电极部分与上述第1插塞连接。
9.一种半导体装置的制造方法，其特征在于包括在半导体衬底中的第1存储区域形成第1杂质层且在上述半导体衬底中的第2存储区域形成第2杂质层的工序；在形成了上述第1杂质层及上述第2杂质层的上述半导体衬底中的上述第1存储区域上及上述第2存储区域上形成层间绝缘膜的工序；在上述第1存储区域的上述层间绝缘膜中形成与上述第1杂质层电连接的多个第1插塞，并且在上述第2存储区域的上述层间绝缘膜中形成与上述第2杂质层电连接的第2插塞的工序；在上述第2存储区域的上述层间绝缘膜上形成与上述第2插塞电连接的第2电容下部电极，并且在上述第1存储区域的上述层间绝缘膜上形成与上述多个第1插塞电连接且由多个与上述第2电容下部电极具有相同结构的电极部分构成的第1电容下部电极的工序；以及通过分别在上述第1电容下部电极上、及上述第2电容下部电极上依次形成电容绝缘膜和电容上部电极，来在上述第1存储区域的上述层间绝缘膜上形成第1电容元件且在上述第2存储区域的上述层间绝缘膜上形成第2电容元件的工序；上述多个电极部分的各电极部分，通过上述多个第1插塞的各插塞与上述第1杂质层电连接。
全文摘要
本发明公开了一种半导体装置及其制造方法。本发明的目的在于对于将CMOS逻辑部和用途各异的多个DRAM部都放在同一个半导体衬底上的DRAM混载装置，使其能够在确保良好的信号保持特性的同时，实现低耗电量及高速的性能。使构成动作速度较快的第1DRAM部102的存储单元的容量，大于构成动作速度较慢的第2DRAM部103的存储单元的容量。
文档编号H01L27/108GK1713390SQ20051000942
公开日2005年12月28日 申请日期2005年2月8日 优先权日2004年6月23日
发明者柴田义行 申请人:松下电器产业株式会社