专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法。
背景技术：
近年来，半导体器件要求轻、薄、小尺寸和高性能。在例如多芯片封装等的半导体器件中，强烈推进实现高密度互连、逻辑片的小型化和存储器容量的增加。
关于应对于解决该提议的一种方法，试图基于在半导体衬底上提供贯通电极(through electrode)，来达到实现高密度互连等。日本未决专利公开No.2000-311982中描述了有关常规的贯通电极。
日本未决专利公开No.2000-311982公开了一种具有贯通电极的半导体器件。贯通电极的结构是在贯穿半导体芯片衬底的通孔的内圆周表面上提供中间绝缘层，且在中间绝缘层内的通孔中填充导电层。依照日本未决专利公开No.2000-311982，如果使用该结构，使得可以以高密度三维地形成多个半导体芯片衬底。
此外，关于同时地去除半导体衬底和金属膜的工艺，尽管技术领域不同，但是由Masataka hoshino与其他五位成员，在2002年Proceeding of International Interconnect Technology Conference(国际互连技术会议论文集)，P75-77(Masataka hoshino等)的“Wafer Processand Issue of Through Electrode in Si wafer Using Cu Damascene for ThreeDimensional Chip Stacking”中描述了该技术。Masataka hoshino等人描述了当形成电极之后，包括进行研磨背表面的工艺的半导体衬底，其后将描述。
发明内容
另一方面，日本未决专利公开No.2000-311982中描述的贯通电极具有如此结构其中厚贯通电极贯穿半导体芯片衬底，从而在形成贯通电极的区域上不能提供互连等。由于该原因，现在发现互连等的集成密度下降，因此，在实现高密度互连上仍具有进一步改进的空间。此外，由于当形成元件后再形成贯通电极，存在形成贯通电极时破坏元件的可靠性的顾虑。
根据本发明，提供一种半导体器件，包括半导体衬底；在半导体衬底的主表面上提供的且其中具有导电元件的绝缘层；贯穿半导体衬底并连接到导电元件的贯通电极；其中贯通电极包括连接到导电元件的第一导电栓塞；和在半导体衬底中提供的且连接到第一导电栓塞的第二导电栓塞，第二导电栓塞具有比第一导电栓塞的截面积更大的截面积。
在本发明的半导体器件中，把具有比第二导电栓塞小的截面积的第一导电栓塞设置在主表面侧，由此可以增强贯通电极附近的互连的集成密度。由于该原因，该结构适于小型化。
根据本发明，提供一种半导体器件，包括半导体衬底、在半导体衬底的主表面上提供的绝缘层，以及贯通电极，其贯穿半导体衬底，连接绝缘层内部上提供的导电元件，其中贯通电极包括连接导电元件的第一导电栓塞，以及第二导电栓塞，其在半导体衬底中提供且具有比第一导电栓塞的截面积大的截面积，包含部分第一导电栓塞。
在本申请中，主表面是其上形成半导体元件的半导体衬底的面。此外，尽管在半导体衬底上提供第二导电栓塞，但是在主表面上提供的绝缘膜内可存在部分第二导电栓塞。
在本发明的半导体器件中，在第二导电栓塞中包含部分第一导电栓塞。由于该原因，适当地得到锚定效应，由此这些栓塞的结构具有优秀的粘着性。此外，该结构减小了这些栓塞之间的接触电阻。此外，把具有小的截面积的第一导电栓塞设置在主表面侧，由此，可以增强贯通电极附近的互连的集成密度。由于该原因，该结构适于小型化。
根据本发明，提供一种半导体器件，包括半导体衬底，在半导体衬底的主表面上提供的晶体管形成层，在晶体管形成层的上部上提供的互连层，在互连层的上部上提供的上部互连层，和贯穿晶体管形成层和半导体衬底的贯通电极，其中贯通电极包括连接互连的第一导电栓塞，该互连在互连层中形成且提供在晶体管形成层中，以及第二导电栓塞，其在半导体衬底中提供，且具有比第一导电栓塞的截面积大的截面积，并连接第一导电栓塞。
在本发明的半导体器件中，第一导电栓塞连接到覆盖在上部互连层的互连层。此外，该结构为第一导电栓塞的截面积小于第二导电栓塞的截面积。由于该原因，该结构能够增强互连层的上层和元件的集成。此外，本发明的半导体器件实现了适合于小型化的结构。应当注意，在上述半导体器件中，在晶体管形成层中提供第一导电栓塞，但是，还可适合于在衬底中存在部分第一导电栓塞。此外，在半导体衬底上提供第二导电栓塞，但是，还可适合于在绝缘膜中存在部分第二导电栓塞。
在本发明的半导体器件中，适合采用其中上部互连层连接到互连层的结构。即使在上部互连层通过互连层连接到贯通电极的结构中，本发明的半导体器件可改进在互连层上提供的互连以及在上部互连层上提供的上部互连的集成密度。
本发明的半导体器件中，可采用在第二导电栓塞中包含第一导电栓塞的结构。由此，可确实地得到锚定效应。由于该原因，可改进这些栓塞的粘合。此外，可以实现减小这些栓塞之间的接触电阻的结构。
在本发明的半导体器件中，适合采用在第二导电栓塞中包含多个第一导电栓塞的一部分的结构。由此，可以进一步确保得到锚定效应。由于该原因，可进一步改进这些栓塞的粘合。此外，可以实现进一步减小这些栓塞之间的接触电阻的结构。
在本发明的半导体器件中，从半导体衬底的背表面穿过半导体衬底的主面附近可形成第二导电栓塞。此外，本发明的半导体器件中，第二导电栓塞可位于比半导体的主表面低的位置。以上述方式，可进一步改进半导体衬底上的元件或互连的集成密度。
在本发明的半导体器件中，可适合于采用使部分第一导电栓塞进入第二导电栓塞的结构。由于该原因，可以进一步确实地改进两个栓塞的粘合。
在本发明的半导体器件中，可适合于采用如此结构第二导电栓塞通过绝缘膜得以与半导体衬底接触。由于该原因，可以容易地制造以实现该结构。此外，可以降低寄生电容。例如，本发明中，可以以电解沉积(electrodeposit)绝缘膜制成绝缘膜。
在本发明的半导体器件中，可适合于采用第二导电栓塞从所述半导体衬底的背表面凸出的结构。因此，可以实现制造稳定性更加优秀的结构。
在本发明的半导体器件中，可适合于采用如此结构在第二导电栓塞的侧面的外周上设置圆柱形环形绝缘体。由于该原因，可以确实地减小寄生电容。
在本发明的半导体器件中，可适合于采用如此结构半导体衬底的主表面中的贯通电极的截面积比半导体衬底的背表面中的贯通电极的截面积小。由此，可以增强在主表面的上部上形成的互连的集成密度。
根据本发明，提供一种用于制造半导体器件的方法，包括在半导体衬底的主表面形成第一孔；在第一孔中形成第一导电栓塞；在半导体衬底的背表面形成第二孔以暴露出其中的第一导电栓塞；且在第二孔中形成第二导电栓塞以连接到第一导电栓塞。
根据该方法，可以以简单的工艺稳定地制造半导体器件，该半导体器件具有在第一导电栓塞与第二导电栓塞之间具有优异的粘合性的贯通电极。
根据本发明，提供一种用于制造半导体器件的方法，包括在半导体衬底的主表面形成开口；以绝缘材料填充开口；在半导体衬底上形成绝缘层；形成贯穿绝缘层的第一孔以在第一孔底部暴露出部分绝缘材料；在第一孔中形成第一导电栓塞；在半导体衬底的背表面去除部分半导体衬底以暴露出绝缘材料；去除绝缘材料以形成第二孔，在第二孔中暴露出部分第一导电栓塞；以及在第二孔中形成第二导电栓塞以连接到第二孔中暴露的部分第一导电栓塞。
根据该方法，可以进一步稳定地制造具有贯通电极的半导体器件，该贯通电极具有第一导电栓塞与第二导电栓塞之间的优异的粘合性。
根据本发明，提供一种用于制造半导体器件的方法，包括在半导体衬底的主表面侧形成第一孔，在第一孔的内壁上形成由绝缘材料制成的阻挡层，嵌入第一金属膜以嵌入第一孔的内部，在去除第一孔的外部上形成的第一金属膜时在第一孔的内部形成第一导电栓塞，当从背面侧选择性地去除半导体衬底而形成第二孔时，在第二孔内暴露出部分第一导电栓塞，当至少去除部分暴露出的阻挡膜时暴露第一金属膜，以及当引发第二金属膜生长以便当暴露第一金属膜后嵌入第二孔时形成包含部分第一导电栓塞的第二导电栓塞。
根据该方法，可以以简单工艺稳定地制造具有贯通电极的半导体器件，该贯通电极在第一导电栓塞与第二导电栓塞之间具有优异的粘合性。
本发明中，第一导电栓塞包括第一金属膜和阻挡膜。此外，本发明中，第一金属膜可包括阻挡金属膜。
在本发明的半导体器件的制造方法中，该方法包括当形成第一孔以前，通过从主表面侧选择性地去除半导体衬底而形成圆柱形环形孔时，通过在孔内部上嵌入绝缘体形成圆柱形环形绝缘体；形成第一孔包括当去除半导体衬底的圆柱形环形绝缘体的部分内部区时，形成第一孔；且形成第二孔包括当去除半导体衬底的圆柱形环形绝缘体的至少部分内部区时形成第二孔。以上述方式，可以确实地得到抑制了寄生电容的产生的半导体器件。
本发明的半导体器件的制造方法中，形成第一孔可包括在半导体衬底的主表面侧上形成绝缘膜后，当选择性地去除绝缘膜和半导体衬底时，形成第一孔。以上述方式，可以稳定地得到如此结构的半导体器件其中第一导电栓塞连接到绝缘膜的上部的互连。
根据本发明，提供一种用于制造半导体器件的方法，包括当通过从半导体衬底的主表面侧选择性地去除半导体衬底而形成孔时，通过把绝缘体嵌入到孔内而形成绝缘栓塞；在半导体衬底的主表面侧上选择性地去除部分绝缘栓塞而形成第一孔；嵌入第一金属膜从而嵌入第一孔内部；当去除在第一孔的外部上形成的第一金属膜时，在第一孔的内部形成第一导电栓塞；从半导体衬底的背表面侧选择性地去除半导体衬底；当去除半导体衬底后，通过选择性地去除绝缘栓塞形成第二孔时，暴露部分第一导电栓塞至第二孔内；当去除至少部分暴露出的第一导电栓塞时，暴露第一金属膜；以及当暴露第一金属膜后引发第二金属膜生长以嵌入第二孔时，形成包含部分第一导电栓塞的第二导电栓塞。
根据该方法，可以进一步稳定地制造具有贯通电极的半导体器件，该贯通电极具有第一导电栓塞与第二导电栓塞之间的优异的粘合性。
在本发明的半导体器件的制造方法中，形成第一孔可包括当在半导体衬底的主表面侧上形成绝缘膜后，通过选择性地去除绝缘膜和绝缘栓塞，形成第一孔。以上述方式，可以稳定地得到如此的半导体结构其中第一导电栓塞连接到绝缘膜的上部的互连。
在本发明的半导体器件的制造方法中，形成第二孔可包括形成其截面积大于第一孔的孔。以上述方式，可以进一步确实地把部分第一导电栓塞包含到第二导电栓塞中。
在半导体器件的制造方法中，用于制造半导体器件的方法可包括当形成第一导电栓塞之后，形成具有连接到主表面上部上的第一导电栓塞的互连的互连层。以上述方式，可以增强连接到第一导电栓塞的互连和相同层的互连的集成密度。由此，可以稳定地制造具有高集成密度的互连的半导体器件。此外，在本发明的半导体器件的制造方法中，制造半导体器件的方法可包括形成连接互连层的上部上的互连的上部互连。以上述方法，可以稳定地制造多层半导体器件，其中存在于上层的上层互连的集成密度比互连层的集成密度高。
在本发明的半导体器件的制造方法中，用于制造半导体器件的方法可包括在形成第一孔之前，在半导体衬底的主表面的上部上提供绝缘层；且形成第一导电栓塞可包括在形成绝缘层的内部上的第一导电栓塞的同时形成连接到晶体管元件的连接栓塞。由此，可以得到具有更简单工艺的半导体器件。
应当注意，即使这些各构成任意地组合，或者把本发明的表达转换为与其方法、器件等有关，也如本发明的实施例那样是有效的。
例如，本发明中，用于制造半导体器件的方法可包括当暴露部分第一导电栓塞之后，在暴露第一金属膜之前，在除了第二孔的内表面的第一导电栓塞之外的区域上选择性地粘接绝缘材料。以上述方法，可以以简单的工艺制造半导体器件，该半导体器件具有第二导电栓塞的表面的优秀的绝缘特性。
在本发明的半导体器件的制造方法中，绝缘材料可以是电解沉积材料。以上述方法，使得绝缘材料以更高选择性粘合到除了第一导电栓塞以外的第二孔的内表面区域。
在本发明的半导体器件的制造方法中，电解沉积材料可以是电解沉积的聚酰亚胺。以上述方式，可以增强绝缘材料的耐用性以进行这些和以后的工艺。由此，可以稳定地制造具有更高成品率的半导体器件。
此外，本发明中，嵌入第一金属膜可包括在第一孔的内壁上形成阻挡金属膜。此外，本发明中，第一金属膜可以以包括阻挡金属膜的多层膜形成。以上述方法，可以进一步确实地抑制构成第一导电栓塞的导电材料向半导体衬底扩散。
根据本发明的上述说明，贯通电极由在主表面侧上提供的第一导电栓塞和截面积比半导体衬底的第一导电栓塞的截面积大的第二导电栓塞构成，因此，提供具有贯通电极的半导体器件，该贯通电极在电极性能和制造稳定性方面优秀。
从结合附图的下面的说明中，本发明的上述和其它目的、优点和特征将更加显而易见，其中图1是示意性示出根据本发明的半导体器件的结构的截面图；图2A到2D是说明图1的半导体器件的制造工艺的截面图；图3是示意性示出根据本实施例的半导体器件的结构的截面图；图4A到4D是描述图3的半导体器件的制造工艺的截面图；图5是示意性示出根据本实施例的半导体器件的结构的截面图；图6A到6D是描述图5的半导体器件的制造工艺的截面图；图7A到7C是示意性示出贯通电极的结构的示意图；图8A和8B是示意性示出贯通电极的结构的截面图；图9A和9B是描述根据本实施例的半导体器件的制造方法的平面图；图10是示意性示出根据本实施例的半导体器件的结构的截面图；图11是示意性示出根据本实施例的半导体器件的结构的截面图；图12A和12B是示意性示出根据本实施例的贯通电极的结构的截面图。
具体实施例方式
现在将参照说明性实施例在此描述本发明。本领域技术人员应理解，使用本发明的讲解可以实现许多可替换的实施例，且本发明不限于用于解释性目的而描述的实施例。
下文中，将参考附图描述本发明的实施例。在整个附图中，相同的符号附加于相同的元件，在下述说明中将适当地忽略其详细说明。此外，在下述实施例中，把半导体衬底的主表面侧设置为半导体器件的上侧(前表面)，且把半导体衬底的背表面侧设置为半导体器件的下侧(背表面)。
(第一实施例)图1是示意性示出根据本实施例的半导体器件的结构的截面图。图1的半导体器件100具有如此形成的层叠的结构硅衬底101、蚀刻停止膜109、最下层绝缘膜111和第一互连层绝缘膜113。半导体器件100提供有贯穿硅衬底101、蚀刻停止膜109和最下层绝缘膜111的贯通电极135。
在硅衬底101的主表面上形成由扩散层105、栅电极107等构成的MOS晶体管和隔离膜103。形成最下层绝缘膜111以便嵌入MOS晶体管和隔离膜103。在最下层绝缘膜111中，以与硅衬底101和栅电极107的上表面接触的方式提供蚀刻停止膜109。此外，还在最下层绝缘膜111中提供连接栓塞123以连接到扩散层105。
在第一互连层绝缘膜113中提供第一互连121和电连接到第一互连121的连接栓塞122。此外，在连接栓塞122的上部，顺序地形成电连接到连接栓塞122的焊盘125和电连接到焊盘125的凸点127。
贯通电极135具有导电的小直径栓塞119和导电的大直径栓塞131。小直径栓塞119的各截面积和直径比连接栓塞123的截面积和直径大，且比大直径栓塞131的截面积和直径小。此外，把从硅衬底101突出的小直径栓塞119的凸出部分141放入大直径栓塞131的上表面中。
可把小直径栓塞119的直径设置为例如1到5μm的程度。此外，可把小直径栓塞119设置为如此结构把小直径栓塞119放入硅衬底101中20-50μm的程度。此外，把放入大直径栓塞131中的凸出部分141的长度设置为例如1到50μm的程度。此外，把大直径栓塞131的直径设置为例如10-1000μm的程度。
小直径栓塞119从最下层绝缘膜111的上表面依次贯穿蚀刻停止膜109和硅衬底101，从而暴露到硅衬底101的外部的小直径栓塞119的前端变为凸出部分141。小直径栓塞119的上表面得以与第一互连121相接触，第一互连121具有与第一互连层绝缘膜113的底面相同的平面内的底面，从而确保小直径栓塞119和第一互连121之间的电连接。除了凸出部分141以外，以SiN膜137覆盖小直径栓塞119的侧面。
此外，从硅衬底101的背表面朝着主表面形成大直径栓塞131。大直径栓塞131的上表面位于比硅衬底101的上面更低的部分。在大直径栓塞131的底面和侧面上以及在硅衬底101的背表面上，提供电解沉积绝缘膜129。此外，以镀(plating)膜133覆盖大直径栓塞131的表面。
尽管不特别限制小直径栓塞119的材料，但可以使用例如W(钨)。由此，适当地抑制了对硅衬底101的扩散。此外，尽管不特别限制用于大直径栓塞131和镀膜133的材料，但是可分别设置为例如Ni和Au。
接着，将描述用于制造半导体器件100的方法。图2A到2D是示意性示出图1所示的半导体器件100的制造工艺的截面图。
首先，在硅衬底101上形成栅电极107、扩散层105和隔离膜103。把隔离膜103设置为例如STI(浅沟槽隔离)。然后，在硅衬底101的上表面的整个表面上依次形成蚀刻停止膜109和最下层绝缘膜111。
此时，通过等离子体CVD技术形成例如50nm SiN膜，作为蚀刻停止膜109。此外，通过等离子体CVD技术形成例如400nm SiO2膜作为最下层绝缘膜111。或者，可以如下方式适合地形成多层膜作为最下层绝缘膜111通过应用技术形成其是低介电常数中间绝缘膜的300nm的L-OxTM膜，在L-OxTM膜的上表面上形成100nm的SiO2膜。
接着，当使用光刻工艺时，在最下层绝缘膜111上依次施加抗反射膜和光刻胶，结果形成具有与小直径栓塞119的形状相应的开口的抗蚀图(图中未示出)。当以光刻胶膜为掩膜进行最下层绝缘膜111的干蚀刻时，对提供小直径栓塞119的位置开口。并且，通过干法蚀刻进行蚀刻停止膜109的回蚀刻。
此后，变换蚀刻气体进一步对硅衬底101的中部进行蚀刻。例如，从硅衬底101的上表面进行蚀刻到不小于10μm至不大于50μm的深度。通过使深度不小于10μm，可以把凸出部分141的周边确实地与大直径栓塞131连接。此外，通过使深度不大于50μm，可以减小小直径栓塞119从硅衬底101的主表面到硅衬底101的内部的凸出量。由于该原因，可以稳定地形成开口。选择开口的直径，使得小直径栓塞119的直径变为例如1到5μm的程度。然后，去除光刻胶膜的残留物，或抗反射膜或由蚀刻造成的残渣。
接着，在硅衬底101的上表面的整个表面上形成20nm的SiN膜137，在该硅衬底上提供相应于小直径栓塞119的形状的开口。由此，在开口的侧表面和底面上形成SiN膜137。
并而且，当在最下层绝缘膜111上施加新的抗反射膜和光刻胶时，使用光刻技术形成具有开口的抗蚀图(图中未示出)，其相应于连接栓塞123的形状开口。当以光刻胶膜为掩膜进行最下层绝缘膜111的干蚀刻时，对提供扩散层105的上部的连接栓塞123的位置进行开口。而且，通过干法蚀刻进行蚀刻停止膜109的回蚀刻以暴露扩散层105的上表面。由此，得到形成小直径栓塞119和连接栓塞123的孔。
接着，在硅衬底101的上表面的整个表面上通过CVD技术形成W(钨)膜作为金属膜。W(钨)膜的膜厚度设置为如下状态下的膜厚度通过对连接栓塞123和小直径栓塞119两者的直径进行匹配，使两者可嵌入连接栓塞123和小直径栓塞119中。例如，把W(钨)的膜厚度设置为1μm的程度。然后，通过CMP(化学机械抛光)去除最下层绝缘膜111上的W(钨)膜和SiN膜137。由此，同时形成小直径栓塞119和连接栓塞123(图2A)。
接着，在硅衬底101的上表面的整个表面上提供第一互连层绝缘膜113。如图2B所示，第一互连层绝缘膜113具有由用于互连112的绝缘膜和用于栓塞114的绝缘膜而形成的叠层结构。
首先，当覆盖硅衬底101的上表面的整个表面时，形成作为第一互连层绝缘膜113的下层的300nm的用于互连112的绝缘膜。把用于互连112的绝缘膜设置为例如L-OxTM等的低介电常数膜。此时，在最下层绝缘膜111上提供SiCN膜作为Cu扩散防止膜是合适的。此外，在低介电常数膜上形成100nm的SiO2膜是合适的。接着，使用光刻技术时，在硅衬底101的上表面的整个表面上施加抗反射膜和光刻胶，结果在光刻胶上形成用于互连沟槽的抗蚀图。然后，当以光刻胶为掩膜对用于互连112的绝缘膜进行蚀刻时，形成用于制造第一互连121的开口。接着，通过抛光去除光刻胶和抗反射膜。
此后，通过使用溅射技术，形成30nm的TaN膜用于阻挡金属膜，且在TaN膜上形成用于籽晶的100nm的Cu膜。然后，通过电解电镀技术形成700nm的Cu膜，随后通过CMP技术形成成为第一互连121的金属膜。此后，正如形成小直径栓塞119和连接栓塞123，当去除用于互连112的绝缘膜上的Cu膜和阻挡金属膜时，形成第一互连121。
此后，通过常规互连制造工艺，在用于互连112的绝缘膜上形成构成第一互连层绝缘膜113的上层的用于栓塞114的绝缘膜。在用于栓塞114的绝缘膜中形成连接到第一互连121的连接栓塞122。然后，依次形成连接到连接栓塞122的焊盘125和凸点127。焊盘125的材料可以设置为例如Al、Cu、Ni、TiN等。此外，凸点127的材料可以设置为例如Au、焊料等。
应当注意，在第一互连层绝缘膜113的上部上可进一步形成预定数量的互连层等的上层。
接着，在硅衬底101的上表面上形成粘合层115以粘合支撑元件117(图2B)。例如，把粘合带用作粘合层115。粘合带由基础材料及其两侧上形成的粘合剂层构成。作为构成粘合带的基础材料，例如使用聚烯烃树脂、聚酯树脂等。作为构成粘合带的粘合剂，例如使用丙烯酸乳胶(acrylic emulsion)粘合剂、丙烯酸溶剂(acrylic solvent)粘合剂、聚氨基甲酸酯(polyulethane)粘合剂等。
此外，在通过后述的研磨背表面使硅衬底101变薄工艺等的工艺中，支撑元件117的材料可以是对热量、介质、外力等具有耐久性的材料，由此可把材料设置为例如quarts、PyrexTM等的玻璃。此外，还可设置为玻璃以外的材料。例如，可使用例如丙烯酸树脂等的塑料等的材料。
接着，进行对硅衬底101的背表面研磨。通过机械抛光研磨背表面。尽管研磨之后的硅衬底101的厚度可在不暴露出小直径栓塞119的底部的范围内适当地选择；例如，可把厚度设置为50到200μm的程度。然后，在硅衬底101的背表面上依次形成抗反射膜和光刻胶；且当使用光刻技术时，形成抗蚀图(图中未示出)，其中提供形成大直径栓塞131的开口。以光刻胶膜为掩膜选择性地干蚀刻硅衬底101，之后，在提供大直径栓塞131的位置处提供开口139。
开口139具有如此形状，其中开口从硅衬底101的背表面朝着主表面前进，硅衬底101的上表面位于比硅衬底101的主表面附近更下的部分。此外，在凸出部分141的底部上提供开口139，且开口139的上表面位于比小直径栓塞119的底面更上的部分。在小直径栓塞119的表面上提供SiN膜137。当上述硅衬底101进行干蚀刻时的蚀刻条件为把硅膜和SiN膜137之间的选择性设置为高条件，因此，当形成开口139时，不去除小直径栓塞119，但是选择性地去除小直径栓塞119的侧面外围的硅衬底101。由此，把开口139形成为包括小直径栓塞119的底面的形状。此外，把部分小直径栓塞119暴露到硅衬底101的外面，由此形成凸出部分141。
接着，在硅衬底101的背表面上提供电解沉积绝缘膜129(图2C)。此时，在硅衬底101的背表面上和开口139的底面与侧面上选择性地形成电解沉积绝缘膜129。以绝缘的SiN膜137覆盖凸出部分141的表面，从而在小直径栓塞119的外侧不形成电解沉积绝缘膜129。把电解沉积绝缘膜129的膜厚设置为例如0.5至5μm的程度。
电解沉积绝缘膜129由例如电解沉积聚酰亚胺膜制成。可以使用阳离子电解沉积聚酰亚胺涂层和阴离子电解沉积聚酰亚胺涂层作为电解沉积聚酰亚胺膜的材料。具体地，例如可使用由Shimizu公司等制造的Elecoat PI。应当注意，电解沉积绝缘膜129的材料不限于聚酰亚胺，还可以使用其它电解沉积聚合物涂层，例如含环氧树脂的电解沉积涂层、含丙烯的电解沉积涂层、含氟的电解沉积涂层等。当使用聚酰亚胺作为电解沉积绝缘膜129的材料时，可改进电解沉积绝缘膜129的热阻性能。由于该原因，适当地抑制了随后的制造工艺中的损坏，由此可以实现获得以高成品率来稳定地制造的结构。
电解沉积绝缘膜129的形成以例如下述工艺的方式进行。把硅衬底作为电极的一侧，且把电极的一侧和电极的另一侧浸入电解沉积涂层的液体中。然后，取决于电解沉积涂层内的聚合物的电荷，向硅衬底101和另一侧电极施加预定的电势。如上述方法，聚合物附着在硅衬底101的表面上。当得到预定的膜厚度后，把硅衬底101从涂层中取出来用水清洗。此后，烘焙硅衬底101时，在背表面上形成电解沉积绝缘膜129。
接着，进行蚀刻SiN膜137的背面。由此，在凸出部分141的前端去除SiN膜137以暴露出小直径栓塞119的表面。此时，在硅衬底101的背表面上形成电解沉积绝缘膜129，因此，不去除硅衬底，但是选择性地去除SiN膜137。应当注意，尽管图1和图2D中，举例说明了其中去除凸出部分141中的整个SiN膜137的结构，但是适合于暴露出包括小直径栓塞119的栓塞底部的至少一部分。
接着，通过非电解电镀技术，以暴露出的部分小直径栓塞119作为起点生长Ni膜，嵌入开口139，并在开口139的外面位置整体地形成凸点。然后，当在凸点的表面上提供Au镀膜133之后，形成大直径栓塞131(图2D)。
此时，以分成背表面的开口139的嵌入工艺和背表面的凸点形成工艺的两种工艺的方式执行大直径栓塞131的形成。
此后，当从硅衬底101的主表面去除粘合层115时，去除支撑元件，且可得到如图1所示的半导体器件100。
接着，将描述图1所示的半导体器件的效果。
首先，在半导体器件100中，贯通电极135由小直径栓塞119和大直径栓塞131两个栓塞构成。小直径栓塞119在端部处的凸出部分141包含于大直径栓塞131中。
图7A和图7B是示意性示出由不同厚度的两个栓塞构成的贯通电极的结构的示意图。在各部分图中，上面的图是截面图，下面的图是平面图。图7A是示出根据本实施例的贯通电极135的结构的图。此外，图7B是示出其中在平面上小直径栓塞219和大直径栓塞231连接的形状的贯通电极235的图。
图7A的结构中，目的是通过锚定效应的两个栓塞的粘合的改进。由于该原因，如图7B所示的结构，与仅在这些端部彼此接触的情形相比，可实现贯通电极为键合结构(bonded configuration)。此外，自硅衬底101的背表面的选择性生长使得可以形成大直径栓塞131。由于该原因，该结构可以使得制造工艺简化。此外，基于该结构的目的是两个栓塞之间的接触电阻的减小。由于该原因，可以改进半导体器件100的电特性。
此外，如图7C所示，在贯通电极135由大直径栓塞131和包含于大直径栓塞131中的两个小直径栓塞119的三个栓塞构成的结构中，可进一步改进基于锚定效应的栓塞的粘合，目的在于更加减小接触电阻。
应当注意，对于小直径栓塞119不必贯穿到大直径栓塞131的背表面侧。由于可把凸出部分141的深度制得浅，可稳定地进行通过嵌入的小直径栓塞119的制造。
此外，在贯通电极135中，小直径栓塞119的直径比大直径栓塞131的直径小。由于该原因，可以最小化电连接到小直径栓塞119的第一互连121的尺寸。此外，该结构可以是在最下层绝缘膜111中的元件的改进的集成。由此，该结构是对整个器件的小型化的适当结构。
此外，由于在制造连接栓塞123的同时可制造小直径栓塞119，该结构使得制造工艺可以简化并且可以以简单工艺实现降低制造成本。此外，小直径栓塞119的形成对晶体管的形成工艺的影响小，这样，该结构是贯通电极135的形成对晶体管的损坏小的结构。
此外，在贯通电极135的上部，小直径栓塞119连接到是最下层互连的第一互连层绝缘膜113内的第一互连121，从而该结构使得贯通电极135不突出到第一互连层绝缘膜113中。由于该原因，该结构可改进第一互连层绝缘膜113中的互连密度。由此，贯通电极135的安装对电路结构的影响小，从而半导体器件100在元件或互连布置方面具有选择自由度，并且进一步使得可以减小第一互连层绝缘膜113的无用空间(dead space)，且增强第一互连121的集成。
此外，在半导体器件100中，在除了开口139的内表面的凸出部分141的表面以外的区域处，选择性地提供电解沉积绝缘膜129。由于该原因，在形成大直径栓塞131后的工艺中，由于可以使用电解沉积绝缘膜129作为保护膜，不必在硅衬底101的背表面上形成用于形成大直径栓塞131的形成的抗蚀图。由于该原因，该结构使得可以以简单工艺稳定地制造大直径栓塞131。
接着，与常规贯通电极的结构相比较，将进一步描述由小直径栓塞119和大直径栓塞131构成的贯通电极135的结构。图8A和8B是示意性示出贯通电极的结构的截面图。图8A是示意性示出根据本实施例的贯通电极135的结构的示意图。此外，图8B是示意性示出常规贯通电极235的结构的图。
如图8B所示，常规贯通电极235由一个厚栓塞构成，且在其上表面与互连253相接触。由于该原因，常规贯通电极具有贯通电极235的上部上的互连253的面积变得相对的大的倾向。此外，在与贯通电极235相接触的互连253的层中，除了与贯通电极235接触的互连253以外的互连254不能在贯通电极235的附近提供。由于该原因，如图中箭头所示，除了与贯通电极235相接触的互连253以外，仅在远离贯通电极235和其附近的上表面的区域内，可以形成互连254。由此，除了互连253与贯通电极235相接触以外，还有进一步改进相关互连254的集成度的增强的空间。
相反，如图8A所示，根据本实施例的贯通电极135中，贯通电极在小直径栓塞119的上表面上与互连153相接触。由于该原因，可以最小化小直径栓塞119的上部上的互连153的截面积。此外，连接互连153的栓塞是小直径栓塞119。由于该原因，如图中箭头所示，除了与小直径栓塞119相接触的互连153以外可形成的互连154的区域很宽。由此，可以增强除了与小直径栓塞119相接触的互连153以外的互连154的集成度。此外，当通过最小化互连层附近的栓塞的直径来确保足够的互连密度时，通过增加除了互连层附近以外的栓塞的直径，可以减小电阻。
此外，如使用图7A和图7B时的前面描述，在图8A的贯通电极135中，该结构描述了把部分小直径栓塞119放入大直径栓塞131中。由此，与图8B的结构不同，即使使用两个栓塞，与图7B的结构相比，这些栓塞之间的接触电阻非常小，由此该结构具有作为贯通电极的优秀性能。
应当注意，尽管图1中未示出，在半导体器件100中，基于器件的设计，可适当地选择第一互连层绝缘膜113的上层的结构。在第一互连层绝缘膜113的上部上可进一步形成互连层等。
例如，图10是示意性示出其中半导体器件具有以互连层形成的叠层结构的半导体器件的结构的截面图。尽管图10中的半导体器件的结构与图1中的半导体器件100的结构基本相同，形成了最下层绝缘膜111、第一互连层绝缘膜113，但此外还进一步以叠层结构形成绝缘层161和绝缘层163。在绝缘层161中形成互连165和连接栓塞167。在绝缘层163中形成互连169和连接栓塞171。
如图10所示，根据本实施例的贯通电极135，在主表面侧提供有具有小截面积的小直径栓塞119，并且小直径栓塞119连接到在形成体中的下层处提供的第一互连121。由此，可以增强上层的互连的集成度。
此外，图11是示意性示出半导体器件的另一个结构的截面图，其中半导体器件具有以互连层形成的叠层结构。如图11所示，小直径栓塞119连接到第一互连121，由此，该结构具有比第一互连121优异的上层设计的自由度。例如，这使得可以具有其中贯通电极135不连接到凸点127的结构，或具有其中贯通电极135通过互连连接到凸点127的结构，图中未示出，而不正好在贯通电极135上形成凸点127。
此外，根据本实施例和以下实施例的半导体器件中，作为构成贯通电极135的部分小直径栓塞119包含在大直径栓塞131中的形式，例如，显示了其中包含小直径栓塞119的部分截面的形式和其中包含整个截面的形式。图12A和12B是示意性示出贯通电极135的这样的结构的截面图。图12A是示出其中小直径栓塞119的整个截面包含于大直径栓塞131中的结构的图。此外，图12B是示出其中小直径栓塞119的部分截面包含于大直径栓塞131中的图。在大直径栓塞131上形成的凹部的形状随着包含小直径栓塞119的状态而不同。
如图12A和12B所示，当具有其中使得小直径栓塞119的至少部分截面包含于大直径栓塞131中的结构时，可得到其中小直径栓塞119以其多个表面与大直径栓塞131相接触的结构。由此，与使用图7B的上述结构相比，可以改进小直径栓塞119与大直径栓塞131之间的粘合。此外，如图12A所示，当采用其中把小直径栓塞119的整个截面放入大直径栓塞131中以包含于其中的结构时，可以进一步改进两个元件之间的粘合。
在下述实施例中，将主要描述与第一实施例的不同点。
(第二实施例)图3是示意性示出根据本实施例的半导体器件的结构的截面图。在图3所示的半导体器件102中，大直径栓塞131的上表面与硅衬底101的上表面，即硅衬底101的主表面相匹配。此外，在半导体器件102中，在大直径栓塞131的侧面形成SiN膜143，并且在硅衬底101的背表面形成SiN膜145，替代图1所示的硅衬底101中的电解沉积绝缘膜129。
接着，将说明制造半导体器件102的方法。图4A到4D是示意性示出图2所示的半导体器件102的制造工艺的截面图。
首先，当把抗反射膜和光刻胶依次施加到硅衬底101时，使用光刻工艺形成具有相应于大直径栓塞131的形状的开口的抗蚀图(图中未示出)。当以该光刻胶膜为掩膜进行硅衬底101的干蚀刻时，形成用于提供大直径栓塞131的开口。此时，适当地选择开口的深度，并且把开口的深度设置为例如不小于50μm到不大于200μm。然后，去除光刻胶和抗反射膜。
接着，在其上提供有相应于大直径栓塞131的形状的开口的硅衬底101的上表面的整个表面上形成100nm的SiN膜143。然后，通过施加SOG(玻璃上旋涂)，SiO2膜147覆盖硅衬底101的主表面的整个表面，以便嵌入开口。接着，去除在除了开口以外的区域上形成的SiO2膜147，暴露出SiN膜143的上表面。接着，把SiN膜形成为蚀刻停止膜109，并且用蚀刻停止膜109涂覆SiO2膜的上表面(图4A)。
接着，类似第一实施例，提供隔离膜103、扩散层105和栅电极107。此外，如第一实施例，形成最下层绝缘膜111，随后同时地形成贯穿最下层绝缘膜111的小直径栓塞119和连接栓塞123(图4B)。应当注意，在半导体器件102中，可以采用把小直径栓塞119以例如1到50μm的程度的深度放入SiO2膜147的结构。
然后，如第一实施例，形成第一互连层绝缘膜113、第一互连121、连接栓塞122、焊盘125和凸点127。然后，通过粘合层115把硅衬底101的主表面侧固定到支撑元件117的表面。
接着，进行研磨硅衬底101的背表面以暴露出在SiO2膜147的底面上提供的SiN膜143的下表面。此时，当推进研磨背表面时，进一步合适地暴露SiO2膜147。以SiN膜143或SiO2膜147为掩膜，进一步进行硅衬底101的背表面的干蚀刻。由此，在硅衬底101的背表面侧上形成凸出部分142。然后，在硅衬底101的背表面侧的整个表面上形成SiN膜145。然后，通过进行CMP去除硅衬底101的背表面中的SiN，以暴露出凸出部分142中的SiO2膜147的下表面(图4C)。
接着，通过湿法蚀刻去除SiO2膜147。把例如40到49wt％的浓HF水溶液用作蚀刻溶液。此时，由于在SiO2膜147的上表面上提供蚀刻停止膜109和在SiO2膜147的侧面上提供SiN膜143，因此选择性地去除SiO2膜147。以上述方式，得到具有大直径栓塞131的形状的开口，并且暴露出凸出部分141。
然后，如第一实施例，进行SiN膜137的回蚀刻，通过非电镀工艺，以暴露出的部分小栓塞119为起点，生长Ni膜，随后嵌入开口139，并且在开口139的外面整体地形成凸点。然后，当在凸点的表面上提供Au镀膜133之后，形成大直径栓塞131(图4D)。
然后，通过从硅衬底101的主表面分离粘合层115来去除支撑元件117，且得到如图3所示的半导体器件102。
接着，将描述图3所示的半导体器件102的效果。除了第一实施例中所述的半导体器件100的效果外，半导体器件102具有如下效果。
半导体器件102具有如此结构当形成晶体管之前，在大直径栓塞131的位置上形成SiO2膜147。由此，该结构使得可以在形成元件之前进行深蚀刻以形成大直径栓塞131。由此，当在背表面侧上提供用于形成大直径栓塞131的开口的时候，在研磨背表面之后可适当地去除SiO2膜147。由此，当形成晶体管之后，不进行硅衬底101的深蚀刻就可形成大直径栓塞131。由此，晶体管等受到由等离子体照射等引起的破坏极小，由此进一步改进可靠性。
此外，在半导体器件102中，在硅衬底101的背表面侧上形成凸出部分142。由此，目的是抑制Ni膜在大直径栓塞131或凸点的侧面处与硅衬底101相接触。由此，该结构具有优异的可靠性。
此外，当研磨硅衬底101的背表面时，采用SiO2膜147和硅衬底101同时研磨的结构。由此，与金属膜和硅衬底101同时研磨的情况相比，该结构可抑制由研磨比的差而引起的贯通电极135的背表面的粗糙。
另一方面，在常规贯通电极中，例如，如Masataka Hoshino等所述的，采用形成电极后进行研磨背表面的结构。由此，当研磨背表面时，应该同时研磨金属膜和硅衬底。但是，这些元件之间的研磨比相对较大，由此很容易发生贯通电极的背表面粗糙。此外，金属膜具有高延展性，因此，在背表面电极的周围处产生剪切碎屑(shear drops)，且剪切碎屑粘在Si面上。当包括能够相对容易地在Si中扩散的例如Cu等的金属时，某些情况下，金属扩散到硅衬底中。由此，某些情况下，损坏了例如晶体管等的元件的可靠性。
相反，在图3所示的半导体器件102中，采用当研磨背表面时把SiO2膜147和硅衬底101同时研磨的结构，因此，易于控制研磨背表面，该结构使得可以稳定地研磨背表面，且该结构使得可以具有平整的背表面。此外，该结构使得可以稳定地形成大直径栓塞131。此外，以SiN膜143和SiN膜145分别覆盖大直径栓塞131的侧面和底面，因此，实现了能适当地抑制大直径栓塞131中包括的金属扩散到硅衬底101中的结构。由此，实现了在例如晶体管等的元件的可靠性方面优异的结构。此外，该结构是当研磨背表面时可以减小制造成本的结构。
应当注意，当制造根据本实施例半导体器件102时，如上所述，进行硅衬底101的干蚀刻以形成用于提供大直径栓塞131的开口(图4A中未示出)。当在晶片上同时制造多个半导体器件102时，可以使用划片工艺。
图9A和9B是示意性示出制造半导体器件102的晶片155的结构的平面图。图9A示出划片前的晶片155，且图中以虚线表示划线157。此外，图9B为图9A的划线157的附近被放大的图。应当注意，晶片155对应半导体器件102中的硅衬底101。
如图9A和9B所示，在晶片155的表面上形成多个半导体器件102。在半导体器件102的形成中，在与大直径栓塞131的形成同时，在硅衬底101中的划线157上形成用于划片的沟槽。此后，以上述工艺制造半导体器件102。此时，由于研磨背表面，在划线157附近形成的开口变为穿通沟槽159。然后，以整个晶片沿着通过绘制整个晶片而产生的划线157断裂的方式得到多个半导体器件102，或者当将其压到辊子等时将引起整个晶片的变形(deform)。
以该方法，在形成多个半导体器件102的晶片155中，可以在半导体器件102的形成区之间提供穿通沟槽159。去除穿通沟槽159内部上的晶片155，由此穿通沟槽159的形成区可比其它区的更薄。由此，通过制造该划片区部分，可以安全地进行晶片155的分割。
此外，该方法可在划线157附近形成穿通沟槽159。由此，可实现容易进行划线的结构。当形成用于大直径栓塞131的开口时得到穿通沟槽159，因此，不需要接着用其它工艺来制造穿通沟槽159。由此，该结构是可以低成本划片的结构。由此，可以不增加成本而把划片工艺包括到背表面工艺中。此外，当调节穿通沟槽159的间隔和尺寸，可以得到用于划片条件的适当的划线区。由此，例如当改进穿通沟槽159的集成密度后，能够以窄间距划片。也就是说，在该划片方法中，能够极为最小化划片宽度，由此与常用刀片的工艺相比，可以增加从一个晶片取得的芯片的数量。
(第三实施例)图5是示意性示出根据本实施例的半导体器件的结构的截面图。在图5所示的半导体器件104中，提供SiO2环151以覆盖大直径栓塞131的周围。以在大直径栓塞131的侧面与SiN膜143接触的方式提供SiO2环。SiO2环151的侧面通过SiN膜143与硅衬底101相接触。此外，如第二实施例，在硅衬底101的背表面上提供SiN膜149。
接下来，将描述用于制造半导体器件104的方法。图6A到6D是示意性示出图5所示的半导体器件104的制造工艺的截面图。
首先，形成图6A所示的结构。开始，在硅衬底101上依次施加抗反射膜和光刻胶，使用光刻工艺，形成具有相应于SiO2环151的形状的圆柱形环形开口的抗蚀图(图中未示出)。当以光刻胶为掩膜进行硅衬底101的干蚀刻时，形成用于提供SiO2环151的开口。此时，适当地选择开口的深度，例如可把开口的深度设置为不小于50μm到不大于200μm。然后，去除光刻胶膜和抗反射膜。
接着，在其上具有相应于SiO2环的形状的开口的硅衬底101的整个上表面上形成100nm的SiN膜143。然后，使用SOG(玻璃上旋涂)把SiO2膜施加到硅衬底101的主表面的整个表面上，以便嵌入开口。接着，通过CMP去除在除了开口以外的区上形成的SiO2膜，以暴露出SiN膜143的上表面。以上述方式，得到SiO2环。然后，形成用于蚀刻停止膜109的SiN膜，并且以蚀刻停止膜109覆盖SiO2膜147的上表面。
然后，如第一实施例，提供隔离膜103、扩散层105和栅电极107。此外，如第一实施例，形成最下层绝缘膜111，并且然后同时形成贯穿最下层绝缘膜111的小直径栓塞119和连接栓塞123。应当注意，在半导体器件102中，可实现把小直径栓塞119以例如1μm到50μm的程度的深度放入硅衬底101中的结构。
然后，形成图6B所示的结构。首先，如第一实施例，形成第一互连层绝缘膜113、第一互连121、连接栓塞122、焊盘125和凸点127。然后，通过粘合层115把主表面固定到支撑元件117的表面上。
接着，如第一实施例，进行研磨硅衬底101的背表面。而且，在本实施例中，研磨之后的硅衬底101的厚度可以设置为例如50到200μm。
接着，形成图6C所示的结构。开始，在研磨后的硅衬底101的整个背表面上形成20nm的SiN膜149。
然后，在硅衬底的背表面上依次施加抗反射膜和光刻胶，并且然后使用光刻技术形成其中对SiO2环151的内部进行开口的抗蚀图(图中未示出)。以光刻胶膜为掩膜进一步进行硅衬底101的背表面的湿法蚀刻。此时，使用例如浓氮氟酸(nitric fluoric acid)进行湿法蚀刻，由此，去除由SiO2环151围绕的区域中的硅衬底101，并且在硅衬底101的背表面侧处形成开口139。此外，在开口139中暴露出凸出部分141。
接着，形成图6D所示的结构。当去除光刻胶和抗反射膜之后，进行SiN膜149的回蚀刻。此时，也去除小直径栓塞119的前边缘的SiN膜137。然后，使用溅射工艺在硅衬底101的整个背表面上依次形成TiW膜和Cu膜作为阻挡金属膜。然后，在硅衬底101的背表面上提供其中开有开口139的光刻胶，随后在由于非电镀工艺引起Ni膜生长时嵌入开口139，并且在开口139的外部处整体地形成凸点。然后，在凸点的表面上提供Au镀膜133以得到大直径栓塞131。应当注意，可在大直径栓塞131形成时形成背表面互连。
然后，去除光刻胶，且通过湿法蚀刻去除硅衬底101的表面的阻挡金属膜。然后，当从硅衬底101的主表面分离粘合层115后，去除支撑元件117，由此，得到如图5所示的半导体器件104。
接着，将描述图5所示的半导体器件104的效果。除了第一实施例中所述的半导体器件100(图1)的效果之外，半导体器件104具有如下效果。
在半导体器件104中，在硅衬底101中的贯通电极135的横向形成SiO2环151。当提供围绕大直径栓塞131的SiO2厚壁之后，可减小寄生电容。由此，可以加速半导体器件的操作。
此外，当形成例如晶体管等的元件之前，在硅衬底101内提供SiO2环151。由此，如第二实施例的情形，可实现抑制了由SiO2环151的形成而引起的元件的可靠性的损坏的结构。
应当注意，在半导体器件104中，在大直径栓塞131的横向形成SiO2环151，但是，环的材料也可设置为除了SiO2以外的材料，如果该材料是在一个接着一个的元件形成工艺中具有耐热性的绝缘材料的话。此外，如果其为封闭的，SiO2环151的截面形状不限于圆柱形环，例如SiO2环151是其截面为矩形的环形管状体也是适合的。
此外，根据本实施例的半导体器件104中，如第二实施例所述的半导体器件(图3)的情形，除了大直径栓塞131的侧面以外，还在晶片155的划线157附近形成SiO2环151，由此，可以实现具有优异的划片性能的结构。
如上所述，描述了本发明的实施例。但是，当然本发明不局限于上述实施例，而且本领域技术人员能够在本发明的范围内改变上述实施例。
例如，在上述实施例中，硅衬底用作半导体衬底，但是例如GaAs衬底等的化合物半导体衬底可以被适当地使用。
此外，在上述实施例中，W(钨)用作小直径栓塞的材料，但是可使用其它具有高导电性的材料。例如，可适当地使用例如Cu、Al、Ni的金属、多晶硅等。
此外，在上述实施例中，描述了把构成贯通电极135的小直径栓塞119连接到第一互连层绝缘膜113的结构，但是，可采用如此结构，其中把小直径栓塞连接到比第一互连层绝缘膜113更上部的下层互连层，该第一互连层绝缘膜113位于第二互连层更上部。
此外，在上述实施例中，举例说明了把一个小直径栓塞119放入一个大直径栓塞131的上表面中的结构，但是，如图7C所示，可以是把两个小直径栓塞119放入一个大直径栓塞131中的结构。由此，可以进一步确实地得到锚定效应。由此，小直径栓塞119和大直径栓塞131之间的电接触可以更加可靠。
此外，举例说明了构成贯通电极135的小直径栓塞119和大直径栓塞131两者为圆柱形，但是，如果各栓塞的两个截面积彼此不同，不限于把具有各不同直径的圆柱形结合的结构。可以以柱体形成小直径栓塞119或大直径栓塞131，并且例如，其形状可以合适地是圆柱形、椭圆圆柱形或其上面积与底面积近似相等的方柱体。此外，栓塞的形状可以适合地是圆锥的截锥体形，椭圆锥体的截锥体形，或在上表面上无前端的金字塔的截锥体形。此外，柱体可以适合地是在一个方向伸展的条形。
此外，在上述实施例中，还可以采用在硅衬底101的主表面的底部处定位大直径栓塞131的上表面的结构，此外，可以采用使大直径栓塞131从硅衬底101的背表面穿过主表面附近的结构。此外，即使大直径栓塞131的上表面稍微从硅衬底101的主表面突出，如果大直径栓塞131与大直径栓塞131的上表面绝缘，则该结构是合适的。
此外，在上述实施例中，粘合层115与支撑元件117从硅衬底101的主表面分离，但是，当如果需要的话，把粘合层115和支撑元件117保留时，它们可形成半导体器件的一部分。
很显然本发明不限于上述实施例，不脱离本发明的范围和精神的情况下可被修改和变化。
权利要求
1.一种半导体器件，包括半导体衬底；在所述半导体衬底的主表面上提供的且其中具有导电元件的绝缘层；和贯穿所述半导体衬底且连接到所述导电元件的贯通电极；其中所述贯通电极包括连接到所述导电元件的第一导电栓塞；以及在所述半导体衬底中提供的且连接到所述第一导电栓塞的第二导电栓塞，所述第二导电栓塞具有比所述第一导电栓塞的截面积大的截面积。
2.如权利要求1的半导体器件，还包括在所述半导体衬底的所述主表面中提供的以形成晶体管的杂质区，其中所述导电元件是与所述绝缘层形成互连层的布线。
3.如权利要求1的半导体器件，其中所述第一导电栓塞的一部分被包裹在所述第二导电栓塞中。
4.如权利要求1的半导体器件，其中多个所述第一导电栓塞电连接到所述第二导电栓塞之一。
5.如权利要求1的半导体器件，其中所述第二导电栓塞的上表面位于所述半导体衬底的所述主表面以下，并且所述第二导电栓塞的底面暴露于所述半导体衬底的背表面中。
6.如权利要求1的半导体器件，其中所述第二导电栓塞的上表面暴露于所述半导体衬底的所述主表面中，并且所述第二导电栓塞的底面暴露于所述半导体衬底的背表面中。
7.如权利要求1的半导体器件，其中所述第二导电栓塞通过绝缘膜与所述半导体衬底相接触。
8.如权利要求1的半导体器件，其中所述第二导电栓塞从所述半导体衬底的背表面伸出。
9.如权利要求1的半导体器件，还包括在所述半导体衬底中形成圆柱形绝缘体，其中所述第二导电栓塞位于所述圆柱形绝缘体内。
10.一种制造半导体器件的方法，包括在半导体衬底的主表面形成第一孔；在所述第一孔中形成第一导电栓塞；在所述半导体衬底的背表面处形成第二孔以在其中暴露出所述第一导电栓塞；以及在所述第二孔中形成第二导电栓塞以连接到所述第一导电栓塞。
11.如权利要求10的方法，其中所述形成所述第一导电栓塞包括在所述第一孔的内壁上形成阻挡膜；以及在所述阻挡膜上形成第一金属以用其填充所述第一孔。
12.如权利要求11的方法，其中所述形成所述第二孔包括在所述背表面处去除部分所述半导体衬底，以暴露出其中的部分所述所述阻挡膜；以及去除所述阻挡膜的所述部分以暴露出所述第一金属作为所述第一导电栓塞。
13.如权利要求12的方法，其中所述形成第二接触栓塞包括在所述第二孔中暴露的所述第一金属上镀第二金属以用其填充所述第二孔。
14.如权利要求10的方法，其中所述形成所述第二孔包括在所述半导体衬底的所述主表面处形成环行沟槽；以绝缘材料填充所述环行沟槽；在所述背表面处去除部分所述半导体衬底，以暴露出部分所述绝缘材料；去除由所述环行沟槽围绕的所述半导体衬底以暴露出其中的所述第一导电栓塞。
15.如权利要求10的方法，其中所述第一孔的直径比所述第二孔的直径小。
16.如权利要求10的方法，还包括在所述第一导电栓塞上形成具有布线的互连层以把所述布线连接到所述第一导电栓塞。
17.一种制造半导体器件的方法，包括在半导体衬底的主表面处形成开口；以绝缘材料填充所述开口；在所述半导体衬底上形成绝缘层；形成贯穿所述绝缘层的第一孔以暴露出在所述第一孔底部的所述绝缘材料的一部分；在所述第一孔中形成第一导电栓塞；在所述半导体衬底背表面处去除部分所述半导体衬底，以暴露所述绝缘材料；去除所述绝缘材料以形成第二孔，在所述第二孔中暴露部分所述第一导电栓塞；以及在所述第二孔中形成第二导电栓塞以连接到在所述第二孔中暴露的第一导电栓塞的所述部分。
18.如权利要求17的方法，其中所述第一孔的直径比所述第二孔的直径小。
19.如权利要求17的方法，还包括在所述绝缘层上形成布线以连接所述布线到所述第一导电栓塞。
全文摘要
提供一种具有优异的电极性能和制造稳定性的贯通电极的半导体器件。提供一种由在半导体器件上的导电的小直径栓塞和导电的大直径栓塞构成的贯通电极。小直径栓塞的截面积制得比连接栓塞的截面积和直径大，且制得比大直径栓塞的截面积和直径小。此外，把以小直径栓塞从硅衬底伸出的方式形成的凸出部分放入大直径栓塞的上表面中。此外，小直径栓塞的上表面连接到第一互连。
文档编号H01L21/8242GK1677658SQ20051005619
公开日2005年10月5日 申请日期2005年3月31日 优先权日2004年3月31日
发明者川野连也 申请人:恩益禧电子股份有限公司