专利名称：用于半导体器件中的焊盘区的布线结构的制作方法
技术领域：
本发明总体上涉及一种半导体器件，更具体而言，涉及一种用于半导体器件中焊盘区的具有偏压布线的布线结构，该偏压布线用作预定数目信号的信号通路。
背景技术：
半导体存储器件中的焊盘区是这样的区域，在该区域中设置有多个键合焊盘(bonding pad)和布线，所述多个键合焊盘包括用以施行探针测试的探针焊盘(probe pad)，所述布线例如将至少所述键合焊盘连接到半导体存储器件的其他目的地。
图1所示为常规半导体存储器件的一般布局图，其包括存储阵列区1及周边部分2。
基本存在三种常规方法来排列或安排半导体存储器件中的焊盘区。焊盘区可以排列于周边部分2中(正常型)，或是排列于存储阵列区1中(LOC型)，或是排列于周边部分2及存储阵列区1两者之中(双焊盘型)。
图2为半导体器件中常规的焊盘区布线结构的平面图，图3为沿图2所示的A-B线得到的剖面图。
如图2和3所示，常规的半导体器件的焊盘区具有布线结构，该布线结构包括焊盘阵列，其具有在焊盘区中部或靠近中部排列成行的多个焊盘11；多个第一偏压布线13，其设置于排列成行的焊盘11的焊盘阵列两侧并且具有不同的电压电平；以及多个第二偏压布线15，其与第一偏压布线13的方向垂直，但是在具有焊盘11及第一偏压布线13的层下方的层中。也就是说，焊盘11及第一偏压布线13形成于同一平面，该平面位于具有第二偏压布线的层之上。第一及第二偏压布线13、15用作将信号传送至半导体器件中的预定源和目的地或者从半导体器件中的预定源和目的地传送信号的通路。参照图2，第一偏压布线13包括Va1、Vb1、Vc1及Vx1，并且第二偏压布线15包括Vd及Ve。
如图2所示，偏压线17在第一偏压布线13的最外侧与第一偏压布线13平行设置，并且电连接至第二偏压布线15。
依据如上所述的常规焊盘区布线结构，排列于焊盘阵列两侧的每条第一偏压布线13(Va1、Vb1、Vc1及Vx1)相应地连接至焊盘11(虽然布线13与焊盘11之间的电连接并未显示于图2中)。这就是为什么焊盘11与第一偏压布线13通常在同一平面上被构图的原因。
此外，第二偏压布线(Vd及Ve)15在第一偏压布线13的下层上被构图，并且排列为与第一偏压布线13的方向相垂直。
如图3所示，偏压线17(Vz1)在与第一偏压布线13相同的方向上形成于最底层上。
随着半导体器件更高度地集成并配备多种功能，不仅偏压布线结构变得更复杂，而且半导体器件中偏压布线的数量亦增加。然而，半导体器件中用于排列焊盘区以配置偏压布线的面积是有限的。
解决该问题的一种明显的方法为加大芯片尺寸以容纳所有增加的布线数量，但这不是可接受的解决方法，因为加大的芯片尺寸很可能引起所制造的半导体器件缺乏商业竞争力。
另一种解决该问题的方法为减少每一布线的宽度以及两个相邻布线之间的间隔，而不增加芯片尺寸，但此种方法会增加布线的电阻及电容，因而降低半导体器件的操作性能。
发明内容
因此，提供本发明以解决现有技术中出现的上述问题，并且本发明的目的是提供一种用于半导体器件焊盘区的布线结构，通过将布线安置在焊盘区的中空部分(cavity part)中，其能够稳定地排列多个布线而不增加芯片尺寸，并且不减小布线的宽度及布线之间的间隔。
为达到上述目的，依据本发明的第一方面，提供一种用于半导体器件焊盘区的布线结构，该布线结构包括多个焊盘，其排列于半导体器件的中心部分；多个第一偏压布线，其设置在焊盘的两端，同时排列在与焊盘相同的平面上，并且用作预定数量信号的信号通路；多个第二偏压布线，其设置在第一偏压布线下方，同时穿过焊盘的下部而与第一偏压布线垂直交叉，并且用作预定数量信号的信号通路。
依据本发明的优选实施例，所述焊盘包括键合焊盘和探针焊盘。
第一偏压布线包括VDD、VSS、VDDQ、VSSQ、VDDL、VSDL及VREF。
第二偏压布线穿过至少两个相邻焊盘而延伸。
除预定区域之外，第二偏压布线垂直于第一偏压布线而排列，在所述预定区域中，设置至少两个相邻焊盘使得第二偏压布线平行于第一偏压布线排列，同时穿过相邻焊盘的下部。
施加于第一偏压布线的信号的数目和/或数量可以与施加于第二偏压布线的信号的数目和/或数量相同。
依据本发明的第二方面，提供了一种用于半导体器件焊盘区的布线结构，该布线结构包括多个焊盘，其排列于半导体器件的中心部分；多个第一偏压布线，其设置在焊盘的两端，同时排列在与焊盘相同的平面上，并且用作预定数量信号的信号通路；多个第二偏压布线，其设置在第一偏压布线和焊盘下方，同时与第一偏压布线垂直交叉并用作预定数量信号的信号通路，其中第二偏压布线在其中设置至少两个相邻焊盘的预定区域中平行于第一偏压布线排列同时穿过所述相邻焊盘的下部。
依据本发明的优选实施例，偏压线排列于第二偏压布线的下方，并且与第二偏压布线相连接。
第一偏压布线包括VDD、VSS、VDDQ、VSSQ、VDDL、VSDL及VREF。
施加于第一偏压布线的信号数量可以与施加于第二偏压布线的信号数量相同。
通过结合附图的以下详细描述，本发明的以上和其他目的、特征及优点将更加明了，附图中图1为说明半导体器件中常规焊盘排列区的平面图；图2为说明用于半导体器件焊盘区的常规布线结构的平面图；图3为沿图2所示的A-B线得到的截面图；图4为依据本发明一个实施例的半导体器件的焊盘区的平面图；图5为沿图4所示的C-D线得到的截面图。
具体实施例方式
下文中，将参考附图描述根据本发明一实施例的用于半导体器件焊盘区的布线结构。
本发明提供了一种布线结构，其能够稳定地排列多个布线而不增大芯片尺寸；不减小布线宽度；并且不减小布线之间的间隔。通过将一组第二偏压布线垂直于一组第一偏压布线安置，并且通过在具有焊盘的层之下将一组第二偏压布线平行于该组第一偏压布线安置来达到上述目的，以下将对上述及其他新颖特征更加详细地描述。
图4为依据本发明一个实施例的半导体器件焊盘区的平面图，图5为沿图4所示的C-D线的截面图。
如图4和5所示，根据本发明一实施例的半导体器件中的焊盘区的布线结构包括焊盘阵列，其具有成行排列并且排列在半导体器件中焊盘区的中部或者中部附近的多个焊盘21。多个第一偏压布线23与焊盘21的行平行并且排列在其两侧。第一偏压布线23用作在半导体器件中传送预定数目信号的信号通路。多个第二偏压布线25设置在具有第一偏压布线23的层之下，并且在焊盘21之下的层中穿过而与第一偏压布线23的方向垂直排列，同时用作传送预定数目信号的信号通路。
其中焊盘21包括键合焊盘和探针焊盘。此外，可以通过第一及第二偏压布线23和25来传送相同数目的信号。然而，应认识到，由第一和第二布线23和25所传送的信号可以根据电路设计和测试或者其他目的而有所不同。
如图4所示的包括布线部件(wiring parts)Vd、Ve、Vh的第二偏压布线25是设置于具有第一偏压布线23和焊盘21的层下方，并且排列为与第一偏压布线23的方向垂直。
第二偏压布线25的布线部件Vf和Vg分别为部分Ve和Vh的分支，并且在焊盘区的中部与第一偏压布线23平行地延伸，但位于具有焊盘21的层之下。第二偏压布线25的布线部件Vf和Vg可以与至少两个相邻焊盘21重叠，所述至少两个相邻焊盘21在第二偏压布线25上方的层中。
不同于常规布线结构，根据本发明的布线结构提供了第二偏压布线25(如图4所示的Vd、Ve、Vh)，其具有在具有相邻焊盘21的层下方穿过至少两个相邻焊盘21的布线部件Vf和Vg。
更具体而言，布线部件Ve和Vh在具有第一偏压布线23的层之下的层上被构图，并且垂直于第一偏压布线23的方向排列。然而，布线部件Vf和Vg分别连接至布线部件Ve和Vh，造成每个布线部件Ve和Vh的形状如图4所示弯曲，从而使第二偏压布线部件Vf和Vg以与至少两个相邻焊盘21重叠的方式在具有相邻焊盘21的层之下平行于第一偏压布线23排列。
第二偏压布线25的布线部件Vd可以在具有偏压布线23的层下方，在焊盘21的两个位置之间，以不重叠的方式垂直于第一偏压布线23的方向延伸。
依据如图4和5所示的具有上述结构的半导体器件的焊盘区布线结构，以Va2、Vb2、Vc2及Vx2代表的第一偏压布线23排列于焊盘21的行两侧，并且每条第一偏压布线23电连接至预定的一个或多个焊盘21(虽然电连接并未显示于图4中)以有助于半导体器件的操作。在这种情况下，焊盘21和第一偏压布线23在相同的层上被构图。
其中，由第一偏压布线23传运至焊盘21的信号包括VDD、VSS、VDDQ、VSSQ、VDDL、VSDL及VREF。
此外，如图5所示，偏压线27形成于最底层中，甚至在具有布线部件Vf和Vg的层下方。偏压线27通过Vz2偏置并且在与第一偏压布线23相同的方向上排列。
依据本发明的焊盘区布线结构适用于设置有预定功率的不同布线，并且用作预定数目信号的信号通路。此外，本发明的布线结构通过有效利用焊盘区的焊盘阵列下方的区域来安置布线而能够减小芯片尺寸。
如上所述，通过将第二偏压布线安置于焊盘区的下部，本发明的布线结构能够稳定排列多个布线而不增大芯片尺寸，并且不减小布线宽度及布线之间的间隔。
尽管为了说明的目的已经描述了本发明的优选实施例，但本领域技术人员将会理解的是，在不偏离由所附权利要求所公开的本发明的范围和精神的前提下，可以进行各种修改、添加和替换。
权利要求
1.一种半导体器件中的焊盘区的布线结构，该布线结构包括成行的焊盘；多个第一偏压布线，其用于传送电信号，其中该第一偏压布线形成在共平面层上所述成行的焊盘两侧；以及多个第二偏压布线，其具有用于传送电信号的布线部件，其中所述布线部件中的至少一个形成于所述共平面层之下从而在与所述成行的焊盘相同的方向上延伸，并且与所述第一偏压布线和所述共平面层中的至少一个焊盘重叠。
2.如权利要求1所述的布线结构，其中所述焊盘至少包括键合焊盘和探针焊盘。
3.如权利要求1所述的布线结构，其中由所述第一偏压布线传送的电信号包括VDD、VSS、VDDQ、VSSQ、VDDL、VSDL及VREF。
4.如权利要求1所述的布线结构，其中所述第二偏压布线的布线部件中的至少一个形成在所述共平面层之下，从而垂直于所述共平面层中的至少一个第一偏压布线的方向延伸，而不与所述共平面层中的焊盘重叠。
5.如权利要求4所述的布线结构，其中所述第一偏压布线和所述第二偏压布线传送相同数目的信号。
6.如权利要求1所述的布线结构，其中所述共平面层中的至少两个焊盘与所述第二偏压布线的所述布线部件重叠。
7.如权利要求1所述的布线结构，其中所述第一偏压布线和所述第二偏压布线传送相同数目的信号。
8.如权利要求1所述的布线结构，其中所述第一偏压布线中的至少一个将电信号传送到所述焊盘中的一个。
全文摘要
公开了一种半导体器件中的焊盘区的布线结构，其包括成行的焊盘以及多个第一偏压布线，所述多个第一偏压布线在同一平面上设置于所述成行的焊盘的两侧。第一偏压布线将电信号传送至焊盘。多个第二偏压布线形成于具有第一偏压布线及焊盘的层的下方。第二偏压布线包括一组布线部件，该组布线部件在成行的焊盘的方向上延伸从而与上层中的相邻焊盘重叠。第二偏压布线还包括一组布线部件，该组布线部件垂直于第一偏压布线的方向并且在上层中的两个相邻焊盘之间延伸。
文档编号H01L21/44GK1725482SQ20051007838
公开日2006年1月25日 申请日期2005年6月20日 优先权日2004年7月23日
发明者梁东宪 申请人:海力士半导体有限公司