专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，尤其涉及DRAM(Dynamic Random Access Memory，动态随机存取存储器)。
背景技术：
DRAM的存储单元一般由一个存储单元晶体管和一个存储单元电容器构成。另外，配置多个该存储器单元来构成存储单元阵列。各存储单元电容器的一个电极与存储单元晶体管连接。极板电位供给到各存储单元电容器的另一个电极上。
另外，DRAM具有极板电位发生电路(VPL发生电路)。通过板线连接极板电位发生电路和各存储单元电容器。该极板电位产生电路发生极板电位，并向各存储单元电容器供给极板电位(参考特开平8-250674)。
发明内容
本发明的第一方面相关的半导体存储器件包括多个存储单元配置成矩阵状的第1存储单元阵列，所述各存储单元具有存储单元晶体管和存储单元电容器，所述存储单元电容器具有第1电极和第2电极；通过所述存储单元晶体管与所述第1电极连接的多条位线；与所述存储单元晶体管的栅极电极连接的多条字线；以及向所述第2电极供给规定电位的极板电位发生电路。所述极板电位发生电路配置在所述字线的延长方向即第1方向并离配置在所述第1存储单元阵列两侧的存储单元大致相同距离的第1线上。
本发明的第二方面相关的半导体存储器件包括多个存储单元配置成矩阵状的第1存储单元阵列，所述各存储单元具有存储单元晶体管和存储单元电容器，所述存储单元电容器具有第1电极和第2电极；通过所述存储单元晶体管与所述第1电极连接的多条位线；与所述存储单元晶体管的栅极电极连接的多条字线；以及向所述第2电极供给规定电位的极板电位发生电路。所述极板电位发生电路配置在所述位线的延长方向即第2方向并离配置在所述第1存储单元阵列两侧的存储单元大致相同距离的第2线上。
图1是本发明实施形式1相关的DRAM的概略图。
图2是表示图1所示的存储单元阵列CA0的主要部分的电路图。
图3是表示图1所示的VPL发生电路1的结构的电路图。
图4是本发明实施形式2相关的DRAM的概略图。
图5是本发明实施形式3相关的DRAM的概略图。
图6是本发明实施形式4相关的DRAM的概略图。
图7是本发明实施形式5相关的DRAM的概略图。
图8是本发明实施形式6相关的DRAM的概略图。
图9是本发明实施形式7相关的DRAM的概略图。
图10是图9所示的存储单元阵列CA7的平面图。
图11是表示图10所示的存储单元阵列的CA7中与I/O0对应的部分的平面图。
图12是沿图11所示的XII-XII线的剖面图。
图13是本发明实施形式8相关的DRAM的概略图。
图14是表示图13所示的存储单元阵列的CA7中与I/O0对应的部分的平面图。
图15是沿图14所示的XV-XV线的剖面图。
图16是表示DRAM的一个实施例的概略图。
图17是表示图16所示的存储单元阵列CA0的结构的概略图。
图18是表示存储单元阵列CA0的主要部分的电路图。
具体实施例方式
本发明者在开发本发明的过程中开发了如下所述的DRAM。
图16是表示DRAM的一个实施例的概略图。DRAM具有四个存储单元阵列CA0～CA3。多个存储单元MC配置成矩阵状来构成各存储单元阵列。
DRAM具有VPL发生电路(VPL Gen.)1。该VPL发生电路1产生极板电位VPL。然后，VPL发生电路1向各存储单元MC供给极板电位VPL。该极板电位VPL设定为例如是高电平位线电位VBLH的一半电位的0.5VBLH。VPL发生电路1配置在存储器单元阵列CA3的左角附近。
图17是表示图16所示的存储单元阵列CA0的结构的概略图。存储单元阵列CA1～CA3具有与存储单元阵列CA0相同的结构。
存储单元阵列CA0中，配置了m条位线对BL1～BLm和/BL1～/Blm与n条字线WL1～WLn。各个读出放大器电路SA等外围电路与位线对BL和/BL连接。位线和字线的交叉点上配置了存储单元MC(未图示)。
图18是表示存储单元阵列CA0的主要部分的电路图。图18所示的DRAM是把128条位线对和512条字线作为一个例子表示。
存储单元MC是由存储单元晶体管CT和存储单元电容器CC构成。存储单元电容器CC的一个电极与板线PLL连接。存储单元电容器CC的另一个电极通过存储单元晶体管CT与位线BL0连接。存储单元晶体管CT的栅极电极与字线WL512连接。对其他的存储单元MC也相同。板线PLL与VPL发生电路1连接。
下面说明这样构成的DRAM中向存储单元MC写入数据的动作。向存储单元MC写入数据时，存储单元电容器CC的电荷被充电或者被放电。
当对存储单元电容器CC充电时，例如字线WL509被激活，电流沿如图18所示的箭头方向流动。具体地说，存储单元电容器CC被充电时，电流沿高电平位线电位VBLH(供给到读出放大器电路)、存储单元电容器CC、VPL发生电路1、接地GND(供给到VPL发生电路1)的路径流动。
另外，当存储单元电容器CC放电时，电流沿高电平位线电位VBLH(供给到VPL发生电路1)、VPL发生电路1、存储单元电容器CC、接地GND(供给到读出放大器电路)的路径流动。另外，把从VPL发生电路1流出的电流称为极板电流。
近年来，要求扩大DRAM的带宽，与此相应增加了进行一次读出或写入的数据位数(以下称为输入输出数)。通常例如在有512行(Row)、1k列(Column)、512k位(bit，比特)的单位阵列的情况下，构成512行、64列、16I/O的结构。另外，“行”表示行地址数。“列”表示列地址数。“I/O”表示输入输出数。
为了扩大带宽，把重点放在增加输入输出(I/O)数，并把该单元阵列构成512行(Row)、8列(Column)、128I/O的结构。如果这样构成，则由于可以一次读出或写入的存储单元MC的数量增加，所以带宽扩大。
另外的发展方向是增加I/O数，同时增加每单位时间内对存储单元的存取频率(时钟频率)来扩大带宽。
如果扩大带宽，则写入时的极板电流增加。写入时的极板电流IPLwrite可以如下表示IPLwrite＝(I/O数·Cs·VBLH)/tCK式中，CS是存储单元电容器电容量，tCK是周期时间。从该式可知，由于随着带宽扩大，在一个周期中同时存取的I/O数即存储单元MC数增加，同时周期时间tCK变短，所以写入时极板电流增加。
在连接VPL发生电路1和各存储单元电容器CC的板线PLL上存在布线电阻Rp1。因此，即使VPL发生电路1的输出是0.5VBLH，也由于极板线PLL的布线电阻Rp1，而产生以下的电位变化ΔVPL。ΔVPL＝IPL·Rp1。
即，在存储单元电容器CC放电时，由于极板电流从存储单元电容器CC流向VPL发生电路1，所以极板电位因布线电阻Rp1而从电位0.5VBLH下降。另一方面，在存储单元电容器CC充电时，由于极板电流从VPL发生电路1流向存储单元电容器CC，所以极板电位因布线电阻Rp1而从电位0.5VBLH上升。
该电位变化将减少写入存储单元MC的电荷量。例如，假设数据“0”被预先存储在存储单元MC中，并且每个周期向128个存储单元MC写入数据“1”。这种情况下，极板电位在每一个周期中上升。在后面的周期中被写入数据“1”的存储单元MC的极板电位上升。如果假设读出时极板电位回到规定电位，则写入时和读出时的极板电位不同。
如果写入时和读出时的极板电位不同，则从存储单元MC向位线传输的信号量发生变化。在0.5VBLH预充电方式(在读出数据前把位线预充电为0.5VBLH)的情况下，写入时和读出时的极板电位发生ΔVPL变化时，读出时的信号量Vsig可以用下式表示。
Vsig＝((Vsn+ΔVPL)-0.5VBLH)×(1/(1+Cb/Cs))式中，Vsn是写入时的存储单元电容器电位(写入Cs(Vsn-VPL+ΔVPL)的电荷)，Cb是位线电容量。
从该式可知，表现在位线的信号量的变化程度是“ΔVPL×(1/(1+Cb/Cs))”。假设存储在存储单元MC的数据是“0”，则如果与写入时相比，读出时极板电位上升(ΔVPL＞0)，则信号量减少。另一方面，假设存储在存储单元MC的数据是“1”，则如果与写入时相比读出时极板电位下降(ΔVPL＜0)，则信号量减少。如果加以整理，则在下面的条件下信号量减少。
存储单元数据“0”VPLwrite＜VPLread存储单元数据“1”VPLwrite＞VPLread式中，VPLwrite表示写入时的极板电位，VPLread表示读出时的极板电位。
如以上所述，极板电位改变的原因之一是有板线PLL的布线电阻Rp1。该板线PLL的布线电阻Rp1与从VPL发生电路1到进行写入的存储单元MC之间的距离成正比。把各存储单元阵列的位线延长方向的长度设为Length_BL，把字线延长方向的长度设为Length_WL。在图16所示的DRAM中，从VPL发生电路1到最远的存储单元MC的距离是“Length_WL+4·Length_BL”左右，布线电阻Rp1成为上述距离乘每单位长度的电阻值的值。
受到因布线电阻Rp1而对写入时的极板电位变化的影响最大的是离VPL发生电路1最远的存储单元MC。因此，从该存储单元MC或者该外围的存储单元MC传输到位线的信号量减少，很难读出正确的数据。
由于随着带宽的扩大，存在极板电流于增大的倾向，所以不能忽视该影响。
下面，参考
基于这样的知识而构成的本发明的实施形式。另外，在下面的说明中，对具有相同功能和结构的环节赋予相同的标号，仅在必要时进行重复说明。
(实施形式1)图1是本发明实施形式1相关的DRAM的概略图。DRAM具有四个存储单元阵列CA0～CA3。多个存储单元MC配置成矩阵状来构成各存储单元阵列。然后，沿着位线的延长方向按顺序配置四个存储单元阵列CA0～CA3。
各存储单元阵列的容量是512k比特。因此，图1所示的DRAM构成2M比特的存储器。另外，DRAM具有VPL发生电路(VPL Gen.)1。VPL发生电路1向各存储单元MC供给极板电位VPL。
存储单元阵列CA0具有例如102四个条位线BL(即，512条位线对BL和/BL)和512条字线WL。各个读出放大器SA等外围电路与位线对BL和/BL连接。位线BL和字线WL的交叉点上配置了存储单元MC(未图示)。另外，存储单元阵列CA1～CA3也具有与存储单元阵列CA0相同的结构。
接着，说明与位线连接的外围电路。图2是表示图1所示的存储单元阵列CA0的主要部分的电路图。补偿电路2、单元阵列选择电路3、读出放大器电路4、和列选通器5与位线对BL0和/BL0连接。
补偿电路2由三个N型MOS晶体管QN1～QN3构成。补偿电路2中，电位0.5VBLH和补偿信号由控制信号生成电路(未图示)供给。具体地说，补偿信号EQL供给到三个N型MOS晶体管QN1～QN3的栅极电极。另外，VBLH表示高电平位线电位。当信号EQL被激活时，补偿电路2使位线BL0和位线/BL0补偿为例如电位0.5VBLH。
单元阵列选择电路3由两个N型MOS晶体管QN4和QN5构成。阵列选择信号MUX供给到单元阵列选择电路3。具体地说，阵列选择信号MUX供给到两个N型MOS晶体管QN4和QN5的栅极电极。当信号MUX被激活时，单元阵列选择电路3进行存储单元阵列CA0的选择。
读出放大器电路4包括交叉耦合连接两个N型MOS晶体管QN7和QN8的N型MOS读出放大器、和交叉耦合连接两个PMOS晶体管QP1和QP2的P型MOS读出放大器。通过N型MOS晶体管QN6向N型MOS读出放大器供给接地电位GND。
通过P型MOS晶体管QP3向P型MOS读出放大器供给高电平位线电压VBLH。信号SEN和/SEP输入读出放大器电路4。通过激活信号SEN，把接地电位GND供给到N型MOS读出放大器。另外，通过激活信号/SEP，把电位VBLH供给到P型MOS读出放大器。这样构成的读出放大器电路4放大位线对BL0和/BL0读出的数据。
列选通器5由两个N型MOS晶体管QN9和QN10构成。列选信号CSL0供给到列选通器5。具体地说，列选信号CSL0供给到两个N型MOS晶体管QN9和QN10的栅极电极。
如果列选信号CSL0被激活，则列选通器5把位线对BL0和/BL0的数据传输到数据线对DQ0和/DQ0，或把数据线对DQ0和/DQ0的数据传输到位线对BL0和/BL0。另外，对其他的位线对BLm和/BLm也相同。
接着说明VPL发生电路1的结构。图3是表示图1所示的VPL发生电路1的结构的电路图。VPL发生电路1由三个电阻R1～R3、两个差动放大电路OP1和OP2、P型MOS晶体管QP4、和N型MOS晶体管QN11构成。三个电阻R1～R3串联，通过这些电阻R1～R3对电压VBLH和接地电位GND之间的电压进行分压。
晶体管QP4和晶体管QN11构成输出电路1a。电阻R2和电阻R3的连接节点与差动放大电路OP1的反相输入端连接，输出电路1a的输出节点与差动放大电路OP1的同相输入端连接。差动放大电路OP1的输出端与晶体管QP4的栅极电极连接。当输出电路1a的输出节点比电阻R2和电阻R3的连接节点的电位低的时候，该差动放大电路OP1使晶体管QP4进行导通动作，从而提高输出电路1a的输出节点的电压。
另一方面，电阻R1和电阻R2的连接节点与差动放大电路OP2的反相输入端连接，输出电路1a的输出节点与差动放大电路OP2的同相输入端连接。差动放大电路OP2的输出端与晶体管QN11的栅极电极连接。当输出电路1a的输出节点比电阻R1和电阻R2的连接节点的电位高的时候，该差动放大电路OP2使晶体管QN11进行导通动作，从而降低输出电路1a的输出节点的电压。利用这些差动放大电路OP1和OP2的控制，VPL发生电路1生成规定的极板电位VPL而输出。
在这样构成的DRAM中，VPL发生电路1配置在字线的延长方向并离配置在存储单元阵列CA0的两侧的存储单元MC大致相同距离的对称线(图1所示的虚线)上。或者VPL发生电路1配置在字线的延长方向并位于存储单元阵列CA0的两侧的两条位线的对称位置的对称线上。更具体地说，配置VPL发生电路1，使VPL发生电路1的输出电路1a位于所述对称线上。
通过这样构成，从VPL发生电路1到最远的存储单元MC的距离是“(Length_WL/2)+4·Length_BL”左右。通过这样，与图16所示的DRAM相比，把上述距离缩短了“Length_WL/2”左右。
如以上所述，本实施形式中，把配置生成供给到存储单元电容器CC的极板电位的VPL发生电路1的位置配置在字线的延长方向并离配置在存储单元阵列CA0的两侧的存储单元MC大致相同距离的对称线上。
因此，按照本实施形式，由于可以降低板线的布线电阻，所以可以抑制写入时的极板电位的变化。由此，由于可以抑制存储单元MC向位线传输的信号量的减少，所以可以读出正确的数据。
(实施形式2)图4是本发明实施形式2相关的DRAM的概略图。DRAM具有四个存储单元阵列CA0～CA3。然后，沿着位线的延长方向按顺序配置四个存储单元阵列CA0～CA3。
另外，VPL发生电路1配置在四个存储单元阵列CA0～CA3之间的、在字线的延长方向并离配置在两侧的存储单元MC大致相同距离的对称线上。或者VPL发生电路1配置在字线的延长方向并位于配置在两侧的两条位线的对称位置的对称线上。
通过这样构成，从VPL发生电路1到最远的存储单元MC的距离是“Length_WL+2·Length_BL”左右。通过这样，与图16所示的DRAM相比，把上述距离缩短了“2·Length_BL”左右。
因此，按照本实施形式，由于可以降低板线的布线电阻，所以可以抑制写入时的极板电位的变化。由此，由于可以抑制从存储单元MC向位线传输的信号量的减少，所以可以读出正确的数据。
另外，存储单元阵列数并不限定于上述的数量。
(实施形式3)图5是本发明实施形式3相关的DRAM的概略图。DRAM具有两个存储单元阵列组GCA1和GCA2。存储单元阵列组GCA1由两个存储单元阵列CA0和CA1构成。另外，存储单元阵列组GCA2由两个存储单元阵列CA2和CA3构成。然后，沿着位线的延长方向按顺序配置两个存储单元阵列组GCA1和GCA2。
另外，VPL发生电路1配置在字线的延长方向并离配置在存储单元阵列CA0的两侧的存储单元MC大致相同距离的第1对称线和在两个存储单元阵列组GCA1和GCA2之间的、在位线的延长方向并离配置在两侧的存储单元MC大致相同距离的第2对称线的交叉点附近。
或者VPL发生电路1配置在字线的延长方向并离配置在存储单元阵列CA0的两侧的两条位线的对称位置的第1对称线和配置在两个存储单元阵列组GCA1和GCA2的多条字线之间的、在位线的延长方向并离配置在两侧的两条字线的对称位置的第2对称线的交叉点附近。
通过这样构成，从VPL发生电路1到最远的存储单元MC的距离是“(Length_WL/2)+2·Length_BL”左右。通过这样，与图16所示的DRAM相比，把上述距离缩短了“(Length_WL/2)+2·Length_BL”左右。
因此，按照本实施形式，由于可以降低板线的布线电阻，所以可以抑制写入时的极板电位的变化。由此，由于可以抑制从存储单元MC向位线传输的信号量的减少，所以可以读出正确的数据。
另外，本实施形式在上述各实施形式当中可以将板线的布线电阻降低板最多。
另外，存储单元阵列组具有的存储单元阵列数并不限定于上述的数量。
(实施形式4)图6是本发明实施形式4相关的DRAM的概略图。DRAM具有两个存储单元阵列组GCA1和GCA2。存储单元阵列组GCA1由四个存储单元阵列CA0～CA3构成。另外，存储单元阵列组GCA2由四个存储单元阵列CA4～CA7构成。然后，沿着位线的延长方向相邻配置两个存储单元阵列组GCA1和GCA2。各存储单元阵列的容量是512k比特。因此，图6所示的DRAM构成4M比特的存储器。
另外，VPL发生电路1配置在字线的延长方向并离配置在各存储单元阵列的两侧的存储单元MC大致相同距离的对称线上，同时在两个存储单元阵列组GCA1和GCA2之间。
通过这样构成，与实施形式1相同，可以降低板线的布线电阻，且与实施形式1相比，获得两倍的存储器的存储容量。如果像本实施例那样应用第1实施例，则可以进一步增加存储容量。
另外，存储单元阵列组具有的存储单元阵列数并不限定于上述的数量。
(实施形式5)图7是本发明实施形式5相关的DRAM的概略图。DRAM具有两个存储单元阵列组GCA1和GCA2。存储单元阵列组GCA1由四个存储单元阵列CA0～CA3构成。另外，存储单元阵列组GCA2由四个存储单元阵列CA4～CA7构成。然后，沿着字线的延长方向相邻配置两个存储单元阵列组GCA1和GCA2。
另外，VPL发生电路1配置在四个存储单元阵列CA0～CA3之间、在位线的延长方向并离配置在两侧的存储单元MC大致相同距离的对称线上，同时在两个存储单元阵列组GCA1和GCA2之间。
通过这样构成，与实施形式2相同，可以降低板线的布线电阻，且与实施形式2相比，获得两倍的存储器的存储容量。如果像本实施例那样应用第2实施例，则可以进一步增加存储容量。
另外，存储单元阵列组具有的存储单元阵列数并不限定于上述的数量。
(实施形式6)图8是本发明实施形式6相关的DRAM的概略图。DRAM具有四个存储单元阵列组GCA1～GCA4。存储单元阵列组GCA1由两个存储单元阵列CA0～CA1构成。存储单元阵列组GCA2由两个存储单元阵列CA2～CA3构成。存储单元阵列组GCA3由两个存储单元阵列CA4～CA5构成。存储单元阵列组GCA4由两个存储单元阵列CA6～CA7构成。
另外，DRAM具有两个VPL发生电路1和10。VPL发生电路10是具有与VPL发生电路1相同的结构。
VPL发生电路1配置在字线的延长方向并离配置在各存储单元阵列CA0～CA3的两侧的存储单元MC大致相同距离的对称线上，同时在两个存储单元阵列组GCA1和GCA2之间。
另外，VPL发生电路10配置在字线的延长方向并离配置在各存储单元阵列CA4～CA7的两侧的存储单元MC大致相同距离的对称线上，同时在两个存储单元阵列组GCA3和GCA4之间。
通过这样构成，与实施形式3相同，可以降低板线的布线电阻，且与实施形式3相比，获得两倍的存储器的存储容量。如果像本实施例那样应用第3实施例，则可以进一步增加存储容量。
另外，存储单元阵列组具有的存储单元阵列数并不限定于上述的数量。
(实施形式7)实施形式7表示DRAM的布线结构的一个例子。另外，在本实施形式中，利用上述实施形式4中说明的DRAM(在图6中所示)作为DRAM的一个例子来进行说明。
图9是本发明实施形式7相关的DRAM的概略图。DRAM具有128个输入输出(I/O)数。各存储单元阵列具有例如102四个条位线BL(即，512条位线对BL和/BL)和512条字线WL。因此，以8条位线对对应于一个I/O那样来构成DRAM。另外，I/O数对应于数据线对的条数。
存储单元阵列CA0～CA7中沿着位线的延长方向配置了多条局部板线LPLL。在配置了VPL发生电路1的区域(存储单元阵列CA3和CA4之间)中，沿着字线的延长方向配置了全局板线GPLL。全局板线GPLL分别连接多条局部板线LPLL和VPL发生电路1。
另外，板线PLL中包含全局板线GPLL和局部板线LPLL。即，局部板线LPLL与存储单元MC的存储单元电容器CC电连接图10是表示在图9所示的存储单元阵列CA7的字线上配置的金属布线的平面图。另外，对于存储单元阵列CA0～6也与存储单元阵列CA7相同。隔开规定的间隔(形成与一个I/O对应的8条位线对的间隔)配置局部板线LPLL。这样，通过在各I/O的边缘配置局部板线LPLL，能够在不扩展字线延长方向的布线宽度的情况下配置局部板线LPLL。
图11是表示图10所示的存储单元阵列的CA7中与I/O0对应的部分的平面图。图12是沿图11所示的XII-XII线的剖面图。另外，对形成位线的层的下面的层省略图示。
第一金属层中配置了位线。第二金属层中配置了字线。第三金属层中配置了数据线DQ、局部板线LPLL和地线GND。对于8条位线对BL0～BL7和/BL0～/BL7设置了一条数据线对DQ0和/DQ0。
这样构成的DRAM可以不扩展字线延长方向的布线宽度来配置129条局部板线LPLL。另外，一条局部板线LPLL的宽度很细。然而，由于使用129条局部板线LPLL，所以相当于使用把一条局部板线LPLL放大129倍的布线。通过这样，可以降低沿位线的延长方向配置的板线PLL(即，局部板线LPLL)的布线电阻。
(实施形式8)实施形式8是上述实施形式7的其他的构成例。
图13是本发明实施形式8相关的DRAM的概略图。图13所示的DRAM除了与VPL发生电路1直接连接的全局板线GPLL，还包括在两个存储单元阵列的边缘分别配置的多个全局板线GPLL。然后，各全局板线GPLL与129条局部板线LPLL连接。
另外，板线PLL中包含全局板线GPLL和局部板线LPLL。即，局部板线LPLL与存储单元MC的存储单元电容器CC电连接。
图14是表示图13所示的存储单元阵列的CA7中与I/O0对应的部分的平面图。图15是沿图14所示的XV-XV线的剖面图。另外，对形成位线的层的下面的层省略图示。
第一金属层中配置了位线。第二金属层中配置了字线。第三金属层中配置了数据线DQ、局部板线LPLL和地线GND。
第四金属层中配置了全局板线GPLL。通过连通芯棒将全局板线GPLL和局部板线LPLL连接。
在这样构成的DRAM中，可以降低沿着字线的延长方向的板线PLL的布线电阻。另外，由于可以配置多条全局板线GPLL，所以无需扩展与VPL发生电路1直接连接的全局板线GPLL的布线宽度，就可以降低沿着字线的延长方向的板线PLL的布线电阻。
另外，由于在存储单元阵列边缘分别配置全局板线GPLL，所以在不扩展位线延长方向的布线宽度的情况下，可以配置局部板线LPLL。
本领域的普通技术人员可以容易地想到其它的优点和修改。因此，本发明更广泛的特点并不局限于在这里说明和描述的具体的细节和典型的实施例。因此，在不背离本发明的权利要求书或其等效技术方案阐述的精神或范围的情况下可以进行各种修改。
权利要求
1.一种半导体存储器件，包括多个存储单元配置成矩阵状的第1存储单元阵列，所述各存储单元具有存储单元晶体管和存储单元电容器，所述存储单元电容器具有第1电极和第2电极；通过所述存储单元晶体管与所述第1电极连接的多条位线；与所述存储单元晶体管的栅极电极连接的多条字线；以及向所述第2电极供给规定电位的第1极板电位发生电路，其特征在于，所述第1极板电位发生电路配置在是所述字线的延长方向即第1方向并离配置在所述第1存储单元阵列两侧的存储单元大致相同距离的第1线上。
2.如权利要求1所述的半导体存储器件，其特征在于，所述第1极板电位发生电路配置在所述第1线和在所述位线的延长方向即第2方向并离配置在所述第1存储单元阵列的两侧的存储单元大致相同距离的第2线的交点上。
3.如权利要求1所述的半导体存储器件，还包括在所述字线的延长方向即第2方向并与所述第1存储单元阵列相邻配置、同时实质上具有与所述第1存储单元阵列相同结构的第2存储单元阵列，其特征在于，所述第1极板电位发生电路配置在所述第1存储单元阵列和所述第2存储单元阵列之间。
4.如权利要求3所述的半导体存储器件还包括在所述第1方向并与所述第1存储单元阵列相邻配置、同时实质上具有与所述第1存储单元阵列相同结构的第3存储单元阵列；在所述第1方向并与所述第2存储单元阵列相邻配置、同时实质上具有与所述第1存储单元阵列相同结构的第4存储单元阵列；以及向所述第3和第4存储单元阵列具有的存储单元的第2电极供给所述规定电位的第2极板电位发生电路，其特征在于，所述第1极板电位发生电路向所述第2存储单元阵列具有的存储单元的第2电极供给所述规定电位，所述第2极板电位发生电路配置在所述第1方向并离配置在所述第3存储单元阵列两侧的存储单元大致相同距离的第3线上，同时在所述第3存储单元阵列和所述第4存储单元阵列之间。
5.如权利要求1所述的半导体存储器件，其特征在于，所述第1极板电位发生电路具有发生所述规定电位的电位发生部分和输出所述规定电位的电位输出部分，所述电位输出部分配置在所述第1线上。
6.如权利要求1所述的半导体存储器件，其特征在于，包含沿着所述位线的延长方向即第2方向配置的多条第一板线，同时还包括连接所述第2电极和所述第1极板电位发生电路的极板布线部分。
7.如权利要求6所述的半导体存储器件，还包括对于每个规定数的所述位线设置的、且在与所述位线之间进行数据交换的多个数据线，其特征在于，所述第1板线配置在每个所述规定数的位线具有间隔中。
8.如权利要求6所述的半导体存储器件，其特征在于，所述极板布线部分与所述多条第一板线连接，并且包含沿着所述第1方向配置的多条第2板线。
9.如权利要求8所述的半导体存储器件，其特征在于，所述第1存储单元阵列由多个存储单元阵列部分构成，同时各存储单元阵列部分沿着所述第2方向配置，所述第2板线配置在所述存储单元阵列部分的边缘。
10.一种半导体存储器件包括多个存储单元配置成矩阵状的第1存储单元阵列，所述各存储单元具有存储单元晶体管和存储单元电容器，所述存储单元电容器具有第1电极和第2电极；通过所述存储单元晶体管与所述第1电极连接的多条位线；与所述存储单元晶体管的栅极电极连接的多条字线；以及向所述第2电极供给规定电位的第1极板电位发生电路，其特征在于，所述第1极板电位发生电路配置在所述位线的延长方向即第2方向并离配置在所述第1存储单元阵列两侧的存储单元大致相同距离的第2线上。
11.如权利要求10所述的半导体存储器件还包括在所述字线的延长方向即第1方向并与所述第1存储单元阵列相邻配置、同时实质上具有与所述第1存储单元阵列相同结构的第2存储单元阵列，其特征在于，所述第1极板电位发生电路配置在所述第1存储单元阵列和所述第2存储单元阵列之间。
12.如权利要求10所述的半导体存储器件，其特征在于，所述第1极板电位发生电路具有发生所述规定电位的电位发生部分和输出所述规定电位的电位输出部分，所述电位输出部分配置在所述第2线上。
全文摘要
半导体存储器件包括多个存储单元配置成矩阵状的第1存储单元阵列，所述各存储单元具有存储单元晶体管和存储单元电容器，所述存储单元电容器具有第1电极和第2电极；通过所述存储单元晶体管与所述第1电极连接的多条位线；与所述存储单元晶体管的栅极电极连接的多条字线；以及向所述第2电极供给规定电位的极板电位发生电路1。所述极板电位发生电路1配置在所述字线的延长方向即第1方向并离配置在所述第1存储单元阵列两侧的存储单元大致相同距离的第1线上。
文档编号H01L21/70GK1750169SQ200510091698
公开日2006年3月22日 申请日期2005年8月5日 优先权日2004年8月6日
发明者末冈厚志 申请人:株式会社东芝