专利名称：芯片封装体与堆叠型芯片封装结构的制作方法
技术领域：
本发明涉及一种芯片封装体与堆叠型芯片封装结构，特别是涉及一种薄型化的芯片封装体与堆叠型芯片封装结构。
背景技术：
在现今的信息社会中，使用者均是追求高速度、高品质、多工能性的电子产品。就产品外观而言，电子产品的设计也朝向轻、薄、短、小的趋势迈进。为了达到上述目的，许多公司在进行电路设计时，均融入系统化的概念，使得单颗芯片可以具备有多种功能，以节省配置在电子产品中的芯片数目。另外，就电子封装技术而言，为了配合轻、薄、短、小的设计趋势，亦发展出多芯片模组(multi-chip module，MCM)的封装设计概念、芯片尺寸构装(chip scale package，CSP)的封装设计概念及堆叠型多芯片封装设计的概念等。以下就分别针对几种现有习知堆叠型芯片封装结构进行说明。
图1绘示现有习知堆叠型芯片封装结构的剖面示意图。请参阅图1所示，现有习知的堆叠型芯片封装结构100包括一电路基板(circuit board)110、芯片120a、120b、一间隔物(spacer)130、多条导线140与一封装胶体(molding compounds)150。其中，芯片120a与120b配置于电路基板110上，且间隔物130配置于芯片120a与120b之间。部分导线140分别电性连接于芯片120a与电路基板110之间，而其他部分导线140则分别电性连接于芯片120b与电路基板110之间。此外，封装胶体150配置于电路基板110上，并包覆这些导线140、芯片120a与120b与间隔物130。
由于芯片120a与120b之间必须相距一定的距离，以便于进行打线制程(wire bonding process)，因此现有习知堆叠型芯片封装结构100的整体厚度会因为间隔物130的厚度而无法进一步缩减。此外，现有习知堆叠型芯片封装结构100也会产生散热方面的问题。因此，为了解决上述问题，现有习知发展出另一种堆叠型芯片封装结构。
图2绘示另一现有习知堆叠型芯片封装结构的剖面示意图。请参阅图2所示，现有习知的堆叠型芯片封装结构10包括一电路基板12与多个芯片封装体200a、200b，其中这些芯片封装体200a、200b堆叠于电路基板12上，并与电路基板12电性连接。每一芯片封装体200a、200b包括一电路基板210、一芯片220、多个凸块230、一底胶240与多个焊球250。芯片220与这些凸块230配置于电路基板210上，而这些凸块230配置于芯片220与电路基板210之间，且芯片220经由这些凸块电性连接至电路基板210。底胶240配置于芯片220与电路基板210之间，以包覆这些凸块230。
电路基板210具有多个导电柱212与多个焊球垫214，其中这些导电柱212分别贯穿电路基板210，且这些焊球垫214分别配置于这些导电柱212上。此外，这些焊球250配置于这些焊球垫214上。值得注意的是，芯片封装体200a与200b经由焊球250彼此电性连接，而芯片封装体200b经由焊球250电性连接至电路基板12。
相较于现有习知的堆叠型芯片封装结构100，此种现有习知的堆叠型芯片封装结构10虽然制程复杂度较低，但此种现有习知的堆叠型芯片封装结构10的厚度却是大于现有习知的堆叠型芯片封装结构100的厚度。
发明内容
本发明的目的在于，提供一种新型结构的芯片封装体，所要解决的技术问题是使其整体的厚度较薄，从而更加适于实用。
本发明的另一目的在于，提供一种新型的堆叠型芯片封装结构，所要解决的技术问题是使其具有较高的封装积集度，从而更加适于实用。
基于上目的及其他目的，本发明提出一种芯片封装体，其包括第一电路基板、第一芯片、第二电路基板、第二芯片以及复数个导电柱。其中，第一电路基板具有复数个第一导电贯孔，第一芯片配置于第一电路基板上，且与第一电路基板电性连接。第二电路基板具有复数个第二导电贯孔，第二芯片配置于第二电路基板上，且与第二电路基板电性连接，第一电路基板是位于第二电路基板上方，而第二芯片与第一芯片是位于第一电路基板与第二电路基板之间，且第一导电贯孔是对应于第二导电贯孔。导电柱穿设于第一导电贯孔与第二导电贯孔内，且第一导电贯孔经由导电柱电性连接于第二导电贯孔。
在本发明的芯片封装体中，其例如更包括多个第一凸块。这些第一凸块配置于第一芯片与第一电路基板之间，且第一芯片经由这些第一凸块与第一电路基板电性连接。
在本发明的芯片封装体中，其例如更包括多个第二凸块。这些第二凸块配置于第二芯片与第二电路基板之间，且第二芯片经由这些第二凸块与第二电路基板电性连接。
在本发明的芯片封装体中，其例如更包括多条第一导线以及第一封装胶体。每一条第一导线的一端连接于第一芯片，而另一端则连接于第一电路基板。第一封装胶体则配置于第一电路基板上，以包覆第一芯片与这些第一导线。
在本发明的芯片封装体中，其例如更包括多条第二导线以及第二封装胶体。每一条第二导线的一端连接于第二芯片，而另一端则连接于第二电路基板。第二封装胶体则配置于第二电路基板上，以包覆第二芯片与这些第二导线。
在本发明的芯片封装体中，其更包括多个外部连接端子。这些外部连接端子配置于第二电路基板上，而且这些外部连接端子与第二芯片是分别位于第二电路基板的二相对表面上。
本发明更提出一种堆叠型芯片封装结构，其包括多个芯片封装体。这些芯片封装体彼此堆叠。每一芯片封装体包括第一电路基板、第一芯片、第二电路基板、第二芯片以及复数个导电柱。第一电路基板具有复数个第一导电贯孔，而第一芯片位于第一电路基板上，且与第一电路基板电性连接。第二芯片配置于第二电路基板上，且与第二电路基板电性连接，该第二电路基板并具有复数个第二导电贯孔，其中第一电路基板是位于第二电路基板上方，而第二芯片与第一芯片是位于第一电路基板与第二电路基板之间，且第一导电贯孔是对应于第二导电贯孔。这些导电柱则穿设于这第一导电贯孔与这第二导电贯孔内，以使这第一导电贯孔经由导电柱电性连接于这第二导电贯孔。
在本发明的堆叠型芯片封装结构中，其例如更包括多条第一导线、第一封装胶体、多条第二导线以及第二封装胶体。每一条第一导线的一端连接于第一芯片，而另一端则连接于第一电路基板。第一封装胶体则配置于第一电路基板上，以包覆第一芯片与这些第一导线。每一条第二导线的一端连接于第二芯片，而另一端则连接于第二电路基板。第二封装胶体则配置于第二电路基板上，以包覆第二芯片与这些第二导线。
在本发明的堆叠型芯片封装结构中，其更包括多个外部连接端子。这些外部连接端子配置于第二电路基板上，而且这些外部连接端子与第二芯片是分别位于第二电路基板的二相对表面上。
本发明是将第一与第二芯片配置于第一与第二电路基板之间，并且经由复数个导电柱而使得第一电路基板电性连接于第二电路基板，其中导电柱是穿设于第一与第二电路基板上彼此相对应的第一与第二导电贯孔。因此本发明的芯片封装体的厚度与体积较现有习知技术更为轻薄且更为小巧。此外，本发明是将前述的芯片封装体堆叠成堆叠型芯片封装结构，因此，相较于现有习知技术而言，本发明的堆叠型芯片封装结构更能够在有限的空间下，堆叠出较多个芯片，因此其具有较高的封装积集度。
经由上述可知，本发明是有关于一种芯片封装体与堆叠型芯片封装结构。该芯片封装体包括第一电路基板、第一芯片、第二电路基板、第二芯片以及一导电柱。第一电路基板具有一第一导电贯孔，而第一芯片则配置于第一电路基板上，且与第一电路基板电性连接。第二电路基板具有一第二导电贯孔，而第二芯片则配置于第二电路基板上，且与第二电路基板电性连接，其中第二电路基板位于第一电路基板上方，而第二芯片与第一芯片位于第一电路基板与第二电路基板之间，且第一导电贯孔对应于第二导电贯孔。导电柱穿设于第一导电贯孔与第二导电贯孔内，且第一导电贯孔经由导电柱电性连接于第二导电贯孔。
本发明芯片封装体与堆叠型芯片封装结构至少具有以下优点相较于现有习知技术而言，由于本发明所揭露的芯片封装体的厚度较薄，因此相应的堆叠型芯片封装结构的整体厚度也随着变薄。另外，由于每一个芯片封装体均是单独制造而成，并且可以在芯片封装体制造完成之后逐一地进行检验，不良品的芯片封装体不会使用至堆叠型芯片封装结构内，因此堆叠型芯片封装结构在制程上具有较高良率的优点。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1绘示现有习知堆叠型芯片封装结构的剖面示意图。
图2绘示另一现有习知堆叠型芯片封装结构的剖面示意图。
图3绘示为本发明较佳实施例的芯片封装体的示意图。
图4绘示为本发明较佳实施例的另一种底胶的配置方式。
图5绘示为本发明较佳实施例的堆叠型芯片封装结构的示意图。
图6绘示为本发明较佳实施例的另一种堆叠式芯片封装结构。
图7绘示为本发明另一较佳实施例的芯片封装体的剖面意图。
图8绘示为本发明另一较佳实施例的堆叠型芯片封装结构的剖示意图。
10、100、400、400’、400”堆叠型芯片封装结构12、110、210电路基板 120a、120b、220芯片130间隔物 140、366、368导线150、375封装胶体200a、200b、300、300′、300a、300b、300c芯片封装体212、350、350’导电柱 214焊球垫230、360、365凸块 240、370底胶250焊球 310第一电路基板312第一导电贯孔 320第一芯片330第二电路基板 332第二导电贯孔
340第二芯片380黏着层390外部连接端子410共同承载器具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的芯片封装体与堆叠型芯片封装结构其具体实施方式
、结构、特征及其功效，详细说明如后。
图3绘示为本发明较佳实施例的芯片封装体的示意图。请参阅图3所示，芯片封装体300主要包括第一电路基板310、第一芯片320、第二电路基板330、第二芯片340以及复数个导电柱350。其中，第一电路基板310具有复数个第一导电贯孔312，而第一芯片320是配置于第一电路基板310上，且第一芯片320与第一电路基板310电性连接。第二电路基板330具有复数个第二导电贯孔332，而第二芯片340是配置于第二电路基板330上，且第二芯片340与第二电路基板330电性连接。
在本实施例中，导电柱350是穿设于第一导电贯孔312与第二导电贯孔332内，而且第一导电贯孔312是经由导电柱350而与第二导电贯孔332电性连接，其中导电柱350例如为铜柱。更详细地说，第一芯片320可以经由第一电路基板310、导电柱350以及第二电路基板330而电性连接于第二芯片340。此外，芯片封装体300例如更可以包括多个配置于第二电路基板330上的外部连接端子390，其中外部连接端子390与第二芯片340分别位于第二电路基板330的两相对表面上，且外部连接端子390例如为焊球或是其他导电元件。
另外，在本实施例中，第一电路基板310与第一芯片320电性连接的方式，例如可以将多个第一凸块360制作于第一电路基板310或第一芯片320上，之后再将第一电路基板310与第一芯片320对位，并对第一凸块360进行回焊(reflow)，以使得第一电路基板310经由这些第一凸块360而与第一芯片320电性连接。此外，本实施例例如更可以在第一电路基板310与第一芯片320之间，填入适量的底胶370，以包覆这些第一凸块360。
当然，在本实施例中，除了可以在第一电路基板310与第一芯片320之间配置多个第一凸块360与适量的底胶370之外，当然也可以将多个第二凸块365制作于第二电路基板330或第二芯片340上，之后再将第二电路基板330与第二芯片340对位，并对第二凸块365进行回焊，使得第二电路基板330经由第二凸块365而与第二芯片340电性连接。此外，本实施例亦可以在第二电路基板330与第二芯片340之间，填入适量的底胶370，以包覆这些第二凸块365。
再者，本实施例例如可以直接在第一芯片310与第二芯片340之间形成黏着层380，以固定第一芯片310与第二芯片340之间的相对位置，进而强化芯片封装体300的结构强度，其中黏着层380的材料例如为树脂。
除了上述底胶370的填充方式外，为了使芯片封装体300具有更良好的结构强度，本实施例例如更可以如图4所示的方式所示，除了可以将底胶370填入第一电路基板310与第二电路基板330之间的空间外，更可填入第一芯片320与第二芯片340之间的空隙。
请参阅图4所示，其绘示为本发明较佳实施例的另一种底胶的配置方式，本实施例例如可以底胶370填满第一电路基板310与第二电路基板330之间的间隙，与第一芯片320与第二芯片340之间的空隙，使得底胶370不仅包覆第一凸块360与第二凸块365外，更进一步包覆住第一芯片320、第二芯片340以及导电柱350的部分。
图5绘示为本发明较佳实施例的堆叠型芯片封装结构的示意图。请参阅图5所示，本实施例可利用上述的芯片封装体堆叠出具有小型化、轻薄化等优点的堆叠型芯片封装结构400。在本实施例中，堆叠型芯片封装结构400包括多个相互堆叠的芯片封装体300。为了说明上的方便，在此将这些芯片封装体300分别命名为芯片封装体300a、300b与300c。在本实施例中，堆叠型芯片封装结构400例如更包括共同承载器410，而这些芯片封装体300a、300b与300c是依序堆叠于共同承载器410上，并且这些芯片封装体300a、300b与300c是与共同承载器410电性连接。值得一提的是，本实施例虽然是以具有三个芯片封装体300a、300b与300c的堆叠型芯片封装结构400为例，但是本实施例非用以限制本发明的堆叠数量。
在堆叠型芯片封装结构400中，由于芯片封装体300a是配置于芯片封装体300b的上方，因此芯片封装体300a是经由配置于其第二电路基板330上的多个外部连接端子390，而与芯片封装体300b电性连接。同样地，配置于最下层的芯片封装体300c是经由配置于其第二电路基板330上的多个外部连接端子390，而电性连接于位于其下方的共同承载器410。如此一来，芯片封装体300a、300b、300c以及共同承载器410变能够相互电性连接。
此外，本实施例例如可藉由图6所示的方式，来加强芯片封装体300a、300b、300c之间的电性连接效果，其中图6绘示为本发明较佳实施例的另一种堆叠式芯片封装结构。请参阅图6所示，堆叠式芯片封装结构400’是相似于图5所示的堆叠式芯片封装结构400，其不同处主要在于堆叠式芯片封装结构400’是以长度较长的导电柱350’，取代多根长度较短的导电柱350，并使导电柱350’同时穿设于芯片封装体300a、300b与300c的第一导电贯孔312与第二导电贯孔332。如此一来，芯片封装体300a、300b、300c以及共同承载器410之间除了可以经由外部连接端子390外，更可以经由导电柱350’而达到彼此之间电性连接的目的。
在芯片与电路基板的接合方式方面，上述实施例的第一芯片320以及第二芯片340是分别经由凸块360与365而与第一电路基板310与第二电路基板330电性连接。换句话说，在上述的实施例中第一芯片320与第二芯片340是经由覆晶(flip chip)技术而分别电性连接于第一电路基板310与第二电路基板330，然而上述的实施例并非用以限定芯片与电路基板的电性连接的方式。在本发明的另一较佳实施例中，芯片与电路基板之间例如可以藉由打线接合(wire bonding)的方式来达到电性连接的目的。
请参阅图7所示，其绘示为本发明另一较佳实施例的芯片封装体的剖面意图。芯片封装体300’的第一芯片320是经由多条第一导线366而与第一电路基板310电性连接，其中第一导线366的一端是连接于第一芯片320，而其另一端连则接于第一电路基板310，且第一导线366的材质例如为金或铝。当然，芯片封装体300’的第二芯片340是经由多条第二导线368而与第二电路基板330电性连接，其中第二导线368的一端连接于第二芯片340，而其另一端连接于第二电路基板330，而且第二导线的材质例如为金或铝。
另外，芯片封装体300’还包括封装胶体375，其配置在第一电路基板310上，以包覆第一芯片320与第一导线366。当然，封装胶体375亦配置于第二电路基板330上，而包覆第二芯片340以及第二导线368。
相似地，本实施例亦可以将多个芯片封装体300’堆叠于共同承载器410上，而形成如图8所示的另一种堆叠型芯片封装结构400”。请参阅图8所示，这些芯片封装体300’例如是经由外部连接端子390而与共同承载器410电性连接。当然，这些芯片封装体300’与共同承载器410之间的电性连接例如更可以辅以长度较长的导电柱350’，使得导电柱350’同时穿设于这些芯片封装体300’的第一导电贯孔312与第二导电贯孔332，以加强这些芯片封装体300’与共同承载器410之间的电性连接。
相较于现有习知技术而言，由于本发明所揭露的芯片封装体的厚度较薄，因此相应的堆叠型芯片封装结构的整体厚度也随着变薄。另外，由于每一个芯片封装体均是单独制造而成，并且可以在芯片封装体制造完成之后逐一地进行检验，不良品的芯片封装体不会使用至堆叠型芯片封装结构内，因此堆叠型芯片封装结构在制程上具有较高良率的优点。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种芯片封装体，其特征在于其包括一第一电路基板，具有至少一第一导电贯孔；一第一芯片，配置于该第一电路基板上，且与该第一电路基板电性连接；一第二电路基板，具有至少一第二导电贯孔；一第二芯片，配置于该第二电路基板上，且与该第二电路基板电性连接，其中该第一电路基板是位于该第二电路基板上方，而该第二芯片与该第一芯片是位于该第一电路基板与该第二电路基板之间，且该第一导电贯孔是对应于该第二导电贯孔；以及至少一导电柱，穿设于该第一导电贯孔与该第二导电贯孔内，且该第一导电贯孔经由该导电柱电性连接于该第二导电贯孔。
2.根据权利要求1所述的芯片封装体，其特征在于更包括多个第一凸块，配置于该第一芯片与该第一电路基板之间，且该第一芯片经由该些第一凸块与该第一电路基板电性连接。
3.根据权利要求1所述的芯片封装体，其特征在于更包括多个第二凸块配置于该第二芯片与该第二电路基板之间，且该第二芯片经由该些第二凸块与该第二电路基板电性连接。
4.根据权利要求1所述的芯片封装体，其特征在于更包括多条第一导线，每一条第一导线的一端连接于该第一芯片，且每一条第一导线的另一端连接于该第一电路基板；以及一第一封装胶体，配置于该第一电路基板上，以包覆该第一芯片与该些第一导线。
5.根据权利要求1所述的芯片封装体，其特征在于更包括多条第二导线，每一条第二导线的一端连接于该第二芯片，且每一条第二导线的另一端连接于该第二电路基板；以及一第二封装胶体，配置于该第二电路基板上，以包覆第二芯片与该些第二导线。
6.根据权利要求1所述的芯片封装体，其特征在于更包括多个外部连接端子，配置于该第二电路基板上，其中该些外部连接端子与该第二芯片是分别位于该第二电路基板的二相对表面上。
7.一种堆叠型芯片封装结构，其特征在于其包括多个芯片封装体，相互堆叠，每一该芯片封装体包括一第一电路基板，具有至少一第一导电贯孔；一第一芯片，位于该第一电路基板上，且与该第一电路基板电性连接；一第二电路基板，具有至少一第二导电贯孔；一第二芯片，配置于该第二电路基板上，且与该第二电路基板电性连接，其中该第一电路基板是位于该第二电路基板上方，而该第二芯片与该第一芯片是位于该第一电路基板与该第二电路基板之间，且该第一导电贯孔是对应于该第二导电贯孔；以及至少一导电柱，穿设于该第一导电贯孔与第二导电贯孔内，以使该第一导电贯孔经由该导电柱电性连接于该第二导电贯孔。
8.根据权利要求7所述的堆叠型芯片封装结构，其特征在于更包括一共同承载器，适于承载该些芯片封装体，并且该共同承载器电性连接于该些芯片封装体。
9.根据权利要求7所述的堆叠型芯片封装结构，其特征在于更包括多条第一导线，其中每一条第一导线的一端连接于该第一芯片，其且每一条第一导线的另一端连接于该第一电路基板；一第一封装胶体，配置于该第一电路基板上，以包覆该第一芯片与该些第一导线；多条第二导线，其中每一条第二导线的一端连接于该第二芯片，其每一条第二导线的另一端连接于该第二电路基板；以及一第二封装胶体，配置于该第二电路基板上，以包覆第二芯片与该些第二导线。
10.根据权利要求7所述的堆叠型芯片封装结构，其特征在于更包括多个外部连接端子，配置于该第二电路基板上，其中该些外部连接端子与该第二芯片是分别位于该第二电路基板的二相对表面上。
全文摘要
本发明是有关于一种芯片封装体与堆叠型芯片封装结构。该芯片封装体包括第一电路基板、第一芯片、第二电路基板、第二芯片以及一导电柱。第一电路基板具有一第一导电贯孔，而第一芯片则配置于第一电路基板上，且与第一电路基板电性连接。第二电路基板具有一第二导电贯孔，而第二芯片则配置于第二电路基板上，且与第二电路基板电性连接，其中第二电路基板位于第一电路基板上方，而第二芯片与第一芯片位于第一电路基板与第二电路基板之间，且第一导电贯孔对应于第二导电贯孔。导电柱穿设于第一导电贯孔与第二导电贯孔内，且第一导电贯孔经由导电柱电性连接于第二导电贯孔。
文档编号H01L23/488GK1933147SQ200510103419
公开日2007年3月21日 申请日期2005年9月15日 优先权日2005年9月15日
发明者吴政庭, 潘玉堂, 周世文, 邱士峰 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司