专利名称：快闪记忆体与其制造方法
技术领域：
本发明是有关于一种半导体元件与其制造方法，且特别是有关于一种快闪记忆体与其制造方法。
背景技术：
记忆体，顾名思义，是一种用来储存资料或资讯的半导体元件。当电脑的微处理器变得功能更强大，软体的程式与计算变得更复杂，记忆体的容量需求也随之增加。为了满足此需求增加的趋势，制造高容量的便宜记忆体的技术与制程成为制造高积集度元件的趋动力。
在各种记忆体产品中，非挥发性记忆体具有重复储存、读取、或抹除资料，并且在电源中断时不会丧失资料的能力，因此成为在个人电脑或电子设备中广为应用的半导体元件。其中，快闪记忆体是拥有快速读写的能力与高记忆容量等优点一种非挥发性记忆体。
快闪记忆体被应用于包括通讯产业、消费电子工业、资料处理产业以及运输产业的多种产业。在愈来愈小的电子设备的高度需求下，如何缩小快闪记忆体的尺寸，并增加记忆体的储存密度，而且降低制造成本成为近来制造技术的主要研究课题。
发明内容
因此，本发明至少有一目的是提供一种快闪记忆体结构，其可以在一单位快闪记忆体储存至少两个载子(Carrier)。
本发明至少有另一目的是提供一种快闪记忆体的制造方法，使用此制造方法，浮置栅极(Floating Gate)可以具有一致的形状，而且可以降低成本。
为了达成上述优势或其他优势并配合本发明的目的，正如在此具体实现并广泛描述的内容，本发明对一基底提供一种快闪记忆体。此快闪记忆体包括第一源极/汲极区、第二源极/汲极区、第一浮置栅极、第二浮置栅极、淡掺杂区以及控制栅极。第一源极/汲极区及第二源极/汲极区位于基底中。另外，第一浮置栅极位于第一源极/汲极区与第二源极/汲极区间的基底上，并与第一源极/汲极区相邻。第二浮置栅极位于第一源极/汲极区与第二源极/汲极区间的基底上，并与第二源极/汲极区相邻。淡掺杂区位于第一浮置栅极与第二浮置栅极间的基底中。此外，控制栅极覆盖于第一浮置栅极及第二浮置栅极上。
在本发明中，源极/汲极区及淡掺杂区具有相同的导电类型。淡掺杂区的掺杂离子浓度小于第一源极/汲极区与第二源极/汲极区的掺杂离子浓度。此外，第一浮置栅极与第二浮置栅极以介电层隔离。本发明的快闪记忆体更包括数个口袋型植入掺杂区。口袋型植入掺杂区位于第一源极/汲极区与第二源极/汲极区间的基底中，并分别与第一源极/汲极区与第二源极/汲极区相邻。另外，第一浮置栅极与第二浮置栅极以穿隧介电层与基底隔离。第一浮置栅极及第二浮置栅极以一层介电层与控制栅极隔离，此介电层的介电常数大于4。
在本发明中，由于每个单位记忆胞均配置有第一浮置栅极以及第二浮置栅极，每个第一浮置栅极以及第二浮置栅极可以储存至少一个载子。因此，对于一个单位记忆胞而言，记忆密度较高。
本发明更提出一种快闪记忆体的制造方法。此方法包括的步骤有于下方设有基底的导体层中形成数个开口。然后，在第一开口下的基底中形成数个源极/汲极区。另外，形成数个介电插塞以填满第一开口。介电插塞高于导体层继之，形成多层间隙壁于被图案化的导体层上以及介电插塞的侧壁，此多层间隙壁暴露部分的导体层。于被图案化的导体层中形成第二开口，以将图案化导体层分隔成第一浮置栅极以及第二浮置栅极。形成自行对准淡掺杂区于第二开口下的基底中，然后形成第一介电层以填满第二开口。暴露出第一浮置栅极与第二浮置栅极的顶表面。接着，形成控制栅极于基底上。
在本发明中，淡掺杂区的掺杂离子浓度小于源极/汲极区的掺杂离子浓度。此外，形成多层间隙壁的步骤包括于基底上形成一层共形的介电层。接着，在共形的介电层上形成一层第二介电层。然后，进行蚀刻制程以移除部分的第二介电层以及部分的共形介电层直到暴露出部分图案化的导体层。在上述情形中，更可以进行平坦化制程，此平坦化制程是以在第一浮置栅极以及第二浮置栅极顶表面的共形介电层的一部分为终止层。之后，移除其他的共形介电层直到暴露第一浮置栅极以及第二浮置栅极的顶表面。此外，上述移除其他的共形介电层的步骤可利用化学机械研磨(CMP)制程、湿蚀刻制程或干蚀刻制程来完成。此外，共形介电层与第二介电层的研磨选择比(Polishing Selective Ratio)大约是500。共形介电层是以氮化硅制成，第二介电层是以氮氧化硅制成。特别的是，第二介电层的材质与介电插塞以及第一介电层的材质相同。此外，形成自行对准淡掺杂区的步骤可利用离子浓度每立方公分1018个离子的植入以及约10keV的植入能量来达成。
在本发明中，由于导体层被第一介电层分离成第一浮置栅极以及第二浮置栅极，每个第一浮置栅极以及第二浮置栅极可以储存至少一个载子。因此，对于一个单位记忆胞而言，记忆密度增加了。此外，淡掺杂区是以介电插塞以及多层间隙壁当作罩幕自行对准地形成于基底中，而未另行使用微影制程。因此，成本得以降低。
以上的一般叙述以及接下来的细节说明是示范性的，而且是用来提供所主张的本发明内容进一步的说明。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
为了提供对本发明进一步的了解，附图并入而构成本说明书的一部分。此些附图绘示本发明的实施例，配合说明的内容，以解说本发明的原理。
图1A至图1H绘示本发明一较佳实施例的快闪记忆体的制造方法剖面图。
图2绘示本发明另一较佳实施例的快闪记忆体的剖面图。
100、200基底102、202穿隧介电层104导体层 104a、204a第一浮置栅极104b、204b第二浮置栅极 108硬式罩幕层110第一开口 112、212源极/汲极区114a、116a、116c、216c介电插塞114b、116b、128、128a、130、230介电层118L型间隙壁120间隙壁122多层间隙壁 124第二开口126、226淡掺杂区132、232控制栅极240口袋型植入掺杂区具体实施方式
图1A至图1H绘示本发明一较佳实施例的快闪记忆体的制造方法剖面图。
请参阅1A所示，提供具有穿隧介电层102的基底100、一层导体层(图中未示)以及一层硬式罩幕层(图中未示)。导体层位于穿隧介电层102上，硬式罩幕层位于导体层上。穿隧介电层102例如是以氧化硅、氧化铝、氧化铪、氮化硅或氮氧化硅所制成，但不限上述材料。穿隧介电层102的形成方法例如是低压化学气相沈积(LPCVD)制程，但不限于此方法。另外，穿隧介电层102的厚度约为5至15纳米。此外，导体层例如是以多晶硅、掺杂多晶硅、金属硅化物或金属所制成，但不限上述材料。导体层的厚度大约是40至100纳米。再者，硬式罩幕层例如是以氧化硅或氮化硅制成，硬式罩幕的厚度大约是50至200纳米，但硬式罩幕的材质与厚度并不加以限定。
然后，图案化硬式罩幕层以及导体层以形成导体层104与硬式罩幕层108，以及导体层104与硬式罩幕层108之中的第一开口110。在本实施例中，第一开口110只穿过硬式罩幕层108以及导体层104，并暴露部分的穿隧介电层102。然而，本实施例所说明的第一开口110结构并不限定本发明的范围。也就是说，随着制造需求的不同，第一开口110也可以穿过穿隧介电层102以暴露部分的基底100。
请参阅1B所示，在第一开口110下的基底100中分别形成数个源极/汲极区112。源极/汲极区112的形成方法包括进行离子植入以植入浓度每立方公分1019至1020个离子至基底100中。此外，植入于基底100中的离子例如是砷离子、氮离子或磷离子。
另外，形成数个介电插塞114a并分别填满第一开口110。介电插塞114a的形成方法包括以一层介电材料覆盖基底100，以于硬式罩幕层108上形成介电层114b，并分别于第一开口110中形成介电插塞114a。介电材料例如是氮化硅、氧化硅或具有与硬式罩幕层108不同湿蚀刻行为的介电材料，但不加以限定。此外，以介电层114b与介电插塞114a所构成的介电层的厚度约为80至300纳米。
请参阅1C所示，进行湿式浸泡制程以移除部分介电层114b以及介电插塞114a，而将介电层114b与介电插塞114a转换成介电层116b与介电插塞116a。因此，介电层116b与介电插塞116a会暴露硬式罩幕层108的顶表面的一部分。当由介电层114b与介电插塞114a所构成的介电层是由氧化硅制成时，湿式浸泡制程可以利用稀释的氢氟酸或缓冲的氢氟酸来达成，或者，当由介电层114b与介电插塞114a所构成的介电层是由氮化硅制成时，湿式浸泡制程可以利用热磷酸来达成。
之后，请参阅1D所示，进行剥离制程以移除硬式罩幕层108以及硬式罩幕层108的上的介电层116b。当硬式罩幕层108是由氧化硅制成时，湿式浸泡制程可以利用稀释的氢氟酸与缓冲的氢氟酸来达成。或者，当硬式罩幕层108是由氮化硅制成时，湿式浸泡制程可以利用热磷酸来达成。
另外，在导体层104上以及介电插塞116a的侧壁上形成多层间隙壁122。其中多层间隙壁122暴露部分导体层104。多层间隙壁122的形成方法包括于基底100上形成一层共形的介电层(图中未示)，然后于此共形的介电层上形成一层介电层(图中未示)，之后进行蚀刻制程以移除部分的介电层以及部分的共形介电层，直到暴露部分的导体层104。接着，此共形介电层以及此介电层分别被转化为L型间隙壁118以及间隙壁120，而且L型间隙壁118以及间隙壁120共同构成多层间隙壁122。另外，共形介电层(即L型间隙壁118)对介电层(即间隙壁120)的研磨选择比大约是500。此外，共形介电层(即L型间隙壁118)例如是由利用化学气相沈积(CVD)制程与电浆增强化学气相沈积制程所形成的氮化硅所制成，但是共形介电层的材质与形成方法并不限定。介电层(即间隙壁120)例如是与形成介电插塞116a相同的材质所制成。
请参阅1E所示，利用多层间隙壁122以及介电插塞116a为罩幕，进行蚀刻制程以于导体层104中形成第二开口124而将导体层104分离成为第一浮置栅极104a以及第二浮置栅极104b。在本实施例中，第二开口124仅穿过导体层104(如图1D所示)并暴露穿隧介电层102的一部分。然而，呈现于本实施例的第二开口124的结构并不限定本发明的范围。也就是说，对于不同的制造需求，第二开口124也可以穿过穿隧介电层102以暴露部分的基底100。
另外，在第二开口124下的基底100中形成自行对准淡掺杂区126。自行对准淡掺杂区126的形成步骤可以利用离子浓度每立方公分1018个，植入能量约10keV的植入离子来达成。此外，掺质例如是砷离子、氮离子以及磷离子，但是并不限定。
请参阅1F所示，形成一层介电层128以填满第二开口124。介电层128例如是利用与形成介电插塞116a以及间隙壁120相同的介电材料所制成，而且介电层128例如是以LPCVD制程来形成。
请参阅1G与图1H所示，进行平坦化制程直到暴露第一浮置栅极104a以及第二浮置栅极104b。进行此平坦化制程的方法包括利用第一浮置栅极104a以及第二浮置栅极104b的顶表面的部分L型间隙壁118(如图1F所示)为终止层，进行平坦化制程以移除部分的介电层128以及多层间隙壁122，然后移除其他的L型间隙壁118，直到完全暴露第一浮置栅极104a以及第二浮置栅极104b的顶表面。此外，移除其他的L型间隙壁118的步骤例如是进行化学机械研磨(CMP)制程、湿式蚀刻制程或干式蚀刻制程来达成，但并不限定。在此平坦化制程中，在CMP制程的开始阶段，由于介电层128、间隙壁120以及介电插塞116a是由相同的材质制成，而且L型间隙壁118的研磨量非常小，研磨率可以维持稳定。然而，当大部分之间隙壁118被移除了，而且L型间隙壁118的研磨量剧烈地减少，由于L型间隙壁118对介电层(即间隙壁120以及介电插塞116a)的研磨选择比，CMP制程会停止。在平坦化制程之后，残留的介电插塞被标示为116c，而在第二开口124中残留的介电层被标示为128a。
请参阅1H所示，在基底100上形成介电层130。介电层130例如是介电常数大于4的介电层。较佳的是，介电层130例如是氧化硅/氮化硅/氧化硅层或氧化硅/高介电材料(High k Material)/氧化硅层，但并不限定。此高介电材料可以是具有大于4的介电常数的介电材料。而且，此高介电材料例如是氧化铝、氧化铪、氮化硅或氮氧化硅，但并不限定。之后，在基底100上形成控制栅极132。控制栅极132的材质例如是以多晶硅、掺杂多晶硅，金属硅化物或金属所制成，而且控制栅极132具有约40至200纳米的厚度，控制栅极132的材质与厚度并不限定。
请继续参照图1H，本发明更提供一快闪记忆体结构。本发明的快闪记忆体结构包括位于基底100中的数个源极/汲极区112，位于源极/汲极区112之间基底100上的第一浮置栅极104a以及第二浮置栅极104b，其中第一浮置栅极104a以及第二浮置栅极104b以介电层128a彼此隔离，且分别与源极/汲极区112相邻。此快闪记忆体更包括位于第一浮置栅极104a以及第二浮置栅极104b之间的基底100中的淡掺杂区126。再者，控制栅极132位于基底100上，而且藉由介电常数大于4的介电层130与第一浮置栅极104a以及第二浮置栅极104b隔离。此外，源极/汲极区112以及淡掺杂区126具有相同的导电类型。另外，第一浮置栅极104a以及第二浮置栅极104b以穿隧介电层102与基底100隔离。
图2绘示本发明另一较佳实施例的快闪记忆体的剖面图。本发明另一较佳实施例的快闪记忆体更包括位于源极/汲极区212之间基底200中的数个口袋型植入掺杂区240，口袋型植入掺杂区240分别邻接源极/汲极区212。口袋型植入掺杂区240例如是利用与源极/汲极区212不同导电类型的植入基底200的离子来形成。植入基底200以形成口袋型植入掺杂区240的离子浓度约为每立方公分1016至1018个离子，而且这些离子例如是硼离子或氟化硼。
在本发明中，由于导体层104被介电层128a分离成第一浮置栅极104a以及第二浮置栅极104b，每个第一浮置栅极104a以及第二浮置栅极104b可以储存至少一个载子。因此，对于一个单位记忆胞而言，记忆密度增加了。此外，以介电插塞116a以及多层间隙壁122当作罩幕，淡掺杂区126是自行对准而形成于基底100中，而未另行使用微影制程。因此，成本得以降低。另外，以位于第一浮置栅极104a以及第二浮置栅极顶表面上的L型间隙壁118当作研磨终止层，为移除介电层128、间隙壁120以及介电插塞116a所进行的CMP制程可以得到良好的控制。因此，第一浮置栅极104a以及第二浮置栅极104b在平坦化制程后的形状可以较为一致。
显而易见，对于熟知此技艺者，本发明可做各种调整与变化而不脱离本发明的范围与精神。在以上的描述中，若这些调整与变化属于权利要求以及等效叙述的范围，则本发明包括对其本身的各种调整以及变化。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求界定为准。
权利要求
1.一种快闪记忆体，适用于一基底，该快闪记忆体包括一第一源极/汲极区及一第二源极/汲极区，位在该基底中；一第一浮置栅极，位在该第一源极/汲极区以及该第二源极/汲极区间的该基底上，且该第一浮置栅极邻接在该第一源极/汲极区；一第二浮置栅极，位在该第一源极/汲极区以及该第二源极/汲极区间的该基底上，且该第二浮置栅极邻接在该第二源极/汲极区；一淡掺杂区，位在该第一浮置栅极及该第二浮置栅极间的该基底中；以及一控制栅极，覆盖在该第一浮置栅极及该第二浮置栅极上。
2.根据权利要求1所述的快闪记忆体，其中该第一源极/汲极区及该第二源极/汲极区具有与该淡掺杂区相同的导电类型(Conductivity Type)。
3.根据权利要求1所述的快闪记忆体，其中该淡掺杂区的掺杂离子浓度小在该第一源极/汲极区与该第二源极/汲极区的掺杂离子浓度。
4.根据权利要求1所述的快闪记忆体，其中该第一浮置栅极与该第二浮置栅极以一介电层隔离。
5.根据权利要求1所述的快闪记忆体，更包括多数个口袋型植入掺杂区，位在该第一源极/汲极区及该第二源极/汲极区间的该基底中，而且分别邻接在该第一源极/汲极区及该第二源极/汲极区。
6.根据权利要求1所述的快闪记忆体，其中该第一浮置栅极及该第二浮置栅极以一穿隧介电层与该基底隔离。
7.根据权利要求1所述的快闪记忆体，其中该第一浮置栅极以及该第二浮置栅极以具有大于4的介电常数的一介电层与该控制栅极隔离。
8.一种快闪记忆体的制造方法，包括在一下方设有基底的导体层中形成多数个第一开口；在该第一开口下的该基底中分别形成多数个源极/汲极区；形成多数个介电插塞，以分别填满该第一开口，该些介电插塞高在该导体层；在该图案化的导体层以及各该介电插塞的侧壁上形成一多层间隙壁，其中该多层间隙壁暴露部分的该导体层；在该图案化的导体层中形成一第二开口，使该导体层分开而形成一第一浮置栅极以及一第二浮置栅极；在该第二开口下的该基底中形成一自行对准淡掺杂区；形成一第一介电层以填满该第二开口；暴露该第一浮置栅极以及该第二浮置栅极；以及在该基底上形成一控制栅极，该控制栅极覆盖该基底。
9.根据权利要求8所述的快闪记忆体制造方法，其中该淡掺杂区的掺杂离子浓度小在该些源极/汲极区的掺杂离子浓度。
10.根据权利要求8所述的快闪记忆体的制造方法，其中形成该多层间隙壁的步骤包括在该基底上形成一共形的介电层，该共形的介电层覆盖该基底；在该共形的介电层上形成一第二介电层；以及进行一蚀刻制程，以移除部分该第二介电层以及部分该共形的介电层，直到暴露该图案化的导体层的一部分。
11.根据权利要求10所述的快闪记忆体的制造方法，其中更包括以该第一浮置栅极以及该第二浮置栅极的顶表面的部分该共形的介电层为终止层，进行一平坦化制程；以及移除其他的该共形的介电层，直到暴露该第一浮置栅极以及该第二浮置栅极的顶表面。
12.根据权利要求11所述的快闪记忆体的制造方法，其中移除其他的该共形的介电层的步骤是以进行一化学机械研磨(CMP)制程、一湿式蚀刻制程或一干式蚀刻制程来达成。
13.根据权利要求10所述的快闪记忆体的制造方法，其中该共形的介电层对该第二介电层的研磨选择比(Polishing Selective Ratio)大约是500。
14.根据权利要求10所述的快闪记忆体的制造方法，其中该共形的介电层是由氮化硅制成。
15.根据权利要求10所述的快闪记忆体的制造方法，其中该第二介电层是由氮氧化硅制成。
16.根据权利要求10所述的快闪记忆体的制造方法，其中该第二介电层是由与构成该介电插塞以及该第一介电层相同的材料制成。
17.根据权利要求8所述的快闪记忆体的制造方法，其中形成该自行对准淡掺杂区的步骤可以利用约每立方公分1018个离子的浓度以及约10keV的植入能量的植入离子来达成。
全文摘要
一种快闪记忆体。此快闪记忆体包括位于基底中的第一源极/汲极区及第二源极/汲极区；位于第一源极/汲极区以及第二源极/汲极区间的基底上，并且邻接于第一源极/汲极区的第一浮置栅极；位于第一源极/汲极区以及第二源极/汲极区间的基底上，并且邻接于第二源极/汲极区的第二浮置栅极；位于第一浮置栅极及第二浮置栅极间的基底中的淡掺杂区；覆盖于第一浮置栅极以及第二浮置栅极上的控制栅极。其中第一浮置栅极与第二浮置栅极隔离。此快闪记忆体可以增加记忆密度并降低成本。
文档编号H01L21/8246GK1933159SQ20051010341
公开日2007年3月21日 申请日期2005年9月15日 优先权日2005年9月15日
发明者何家骅, 赖二琨 申请人:旺宏电子股份有限公司