专利名称：制造用于闪存半导体器件的隔离结构的方法
技术领域：
本发明一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地，本发明提供了一种制造用于存储器器件的隔离结构的方法和结构。本发明仅仅以示例的方式被应用于闪存器件的制造。但是应当认识到，本发明具有更广阔的应用范围。
背景技术：
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。传统集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益增加的电路密度不仅改进了集成电路的复杂度和性能，而且还为消费者提供了较低成本的部件。集成电路或芯片制造设备可能价值数亿，或者甚至几千亿美元。每台制造设备具有一定的晶片生产量，并且每个晶片上具有一定数量的集成电路。因此，通过使集成电路的单个器件变小，可以在每个晶片上制造更多的器件，因此增大了制造设备的输出。使器件变小是非常具有挑战性的，因为用在集成制造中的每个工艺具有极限。就是说，给定的工艺典型地只能降低到一定的特征尺寸，并且之后需要改变工艺或者器件布局。此外，尽管器件需要越来越快的设计，但是一些传统工艺和材料中存在加工极限。
这样的工艺的一个例子是MOS器件之间的隔离结构的制造。这些器件传统地已经变得越来越小并产生更快的转换速度。尽管已经有显著的改善，但是这些器件设计还存在很多限制。仅作为示例，这些设计必须变得越来越小，但是仍然要提供清晰的转换信号，而这随着器件变小变得更加困难。此外，这些设计通常很难制造并且一般需要复杂的制造工艺和结构。在本说明书特别是下文中，将详细描述这些以及其它限制。
从以上内容可以看到需要一种用于加工半导体器件的改进的技术。
发明内容
根据本发明，提供了一种加工用于半导体器件的制造的集成电路的技术。更具体地，本发明提供了一种制造用于存储器器件的隔离结构的方法和结构。本发明仅仅以示例的方式被应用于闪存器件的制造。但是应当认识到，本发明具有更广阔的应用范围。
在一个特定实施例中，本发明提供了一种用于制造嵌入闪存器件的集成电路器件，例如闪存器件的方法。该方法包括提供半导体衬底，例如硅、绝缘体上外延硅，外延硅。在一个特定实施例中，该半导体衬底具有外周区域和存储单元区域。该方法包括形成覆盖在存储单元区域上具有第一厚度的第一电介质层(例如二氧化硅)和覆盖在外周区域上具有第二厚度的第二电介质层(例如二氧化硅)。在一个特定实施例中，存储单元区域用于闪存器件和/或其它类似的结构。该方法形成覆盖第一电介质层的衬垫氧化物层，并形成覆盖衬垫氧化物层的氮化物层。该方法包括图案化至少氮化物层以暴露外周区域中的第一沟槽区域，并暴露存储单元区域中的第二沟槽区域，同时保持了存储单元区域中具有第一厚度的第一电介质层的一部分。该方法包括在第一沟槽区域中形成具有第一深度的第一沟槽结构，同时存储单元区域中具有第一厚度的第一电介质层的部分保护第二沟槽区域。该方法包括去除部分第一电介质层以暴露第二沟槽区域。在一个特定实施例中，该方法包括使包括第一沟槽结构的第一沟槽区域和第二沟槽区域经受蚀刻过程以从第一深度至第二深度继续形成第一沟槽结构，并在第二沟槽区域内形成具有第三深度的第二沟槽结构。第三深度小于第二深度。
通过本发明，实现了许多优于传统技术的优点。例如，给出的技术所提供的集成电路依赖于传统技术来制造。在一些实施例中，该方法提供了在每个晶圆上的更高的的晶片成品率。此外，上述方法提供的集成电路与传统工艺技术相兼容，不用对传统设备和工艺进行实质的修改。优选地，本发明提供了用于高密度闪存器件的用于90纳米甚至更小设计尺度的改进的联合工艺。在一个优选实施例中，我们能够制造用于闪存加工的双重的STI沟槽深度而不需要额外的光罩或掩膜步骤。该方法的优点是以最小的成本在存储单元阵列中得到更浅的沟槽深度。根据实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
图1至9是根据本发明的实施例制造闪存器件的方法简化示意图。
图10是根据本发明的实施例的闪存器件的简化俯视图和剖视图。
具体实施例方式
根据本发明，提供了加工用于半导体器件的制造的集成电路的技术。更具体地，本发明提供了一种制造用于存储器器件的隔离结构的方法和结构。本发明仅仅以示例的方式被应用于闪存器件的制造。但是应当认识到，本发明具有更广阔的应用范围。
为了减小存储单元沿位线方向的尺寸，自对准源极(SAS)广泛地用于ETOX闪存加工中。同时，为了使沿着源极线的不希望有的电压降落最小化，通常需要具有较低的源极线阻抗。隔离间隙、沟槽深度和源极接头轮廓是决定源极线阻抗的关键因素。因为加工部件变小，为了满足严格的隔离需要，在标准的逻辑工艺中广泛地采用更深的沟槽(深度为3500埃)。这不仅有效地增大了源极线的总长度，而且给沟槽侧壁的搀杂带来了困难，因此负面地影响了源极线阻抗。因此，需要执行双重沟槽计划，即闪存存储单元阵列中较浅的沟槽和外周电路中较深的沟槽两个不同的沟槽深度。通过本说明书特别是下文，可以发现对本发明更详细的描述。
根据本发明的实施例用于制造闪存的方法可以简要地提供如下
1.提供硅衬底；2.在整个硅衬底上生长一层氧化物衬垫(厚度为100埃)；3.沉积一层氮化物(厚度为1500埃)；4.施加光阻并用存储单元Vt掩膜进行曝光；5.将由存储单元Vt掩膜未掩盖的氮化物蚀刻掉，并进行存储单元Vt植入；6.去除光阻并剥离未掩盖区域中遗留的氧化物衬垫；7.在未掩盖区域中生长一层较厚的牺牲品氧化物(厚度为500埃)，其它区域由氮化物保护；8.去除遗留的氮化物和氧化物衬垫层以使存储单元阵列外部的硅表面和存储单元内部的氧化物表面具有相同高度。
9.再次生长一层氧化物衬垫(厚度为100埃)，随后沉积一层氮化物(厚度为1500埃)；10.施加光阻(如果需要则用合适的抗反射涂层)并以AA掩膜提供曝光；11.执行氮化物蚀刻和氧化物衬垫蚀刻，随后将第一硅沟槽蚀刻到一定深度(厚度为1000埃)；12.改变蚀刻化学反应以进行氧化物蚀刻，以去除存储单元阵列区域内部的所有氧化物；13.再次将改变蚀刻化学反应回到硅沟槽蚀刻以蚀刻存储单元阵列内外两侧的硅；14.以合适的底部倒角完成沟槽蚀刻，使得外周的沟槽深于存储单元阵列的沟槽，例如3700埃对2700埃；15.去除光阻并清洁晶片；16.形成浅沟槽隔离(STI)衬垫氧化物；17.在沟槽中形成具有间隙填充的隔离材料(并使用反向活性掩膜蚀刻)；18.执行化学机械抛光以平面化氧化物和氮化物区域；19.去除存储单元和外周活性区域中的氮化物和氧化物衬垫(因为以前的氧化物已经通过存储单元Vt植入去除，此处希望得到的是存储单元阵列中的较厚的牺牲品氧化物具有比外周区域中的薄氧化物衬垫更快的湿去除速率)；20.执行用于闪存器件的其它步骤；并且21.如果需要，执行其它步骤。
上述顺序的步骤提供了根据本发明的实施例的方法。根据本发明的一个特定实施例，本方法提供了利用形成用于改进的器件集成的沟槽隔离结构的方法形成闪存器件结构的方法。在不脱离权利要求的范围的情况下还可以提供其中增加步骤、去除一个或多个步骤，或者以不同的顺序设置一个或多个步骤的其它选择。可以通过本说明书和下面更具体的描述找到本方法的更多细节。
图1至9是根据本发明的实施例制造闪存器件的方法的简化示意图。该流程图仅是一个示例，并不过分地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图所示，本发明根据本发明的实施例提供了一种用于制造闪存的方法。如图所示，该方法始于提供半导体衬底100，例如硅、绝缘体上外延硅和外延硅。该衬底至少具有一个存储单元区域103和一个外周区域101。该方法包括形成覆盖在存储单元区域和外周区域上的电介质层。在一个优选实施例中，该方法在整个硅衬底上生长了一层氧化物衬垫105(厚度为100埃甚至更小，或略大)。在一个特定实施例中，该方法包括形成覆盖氧化物衬垫层的氮化硅层107。在一个优选实施例中，该方法沉积了一层厚度大约1500埃或者更小，或者略大的氮化硅。如图所示，该方法形成使存储单元区域暴露的掩膜层109。在一个优选实施例中，该方法利用光阻层并用存储单元Vt掩膜提供曝光。根据一个特定实施例，该方法经由蚀刻将未被存储单元Vt掩膜掩盖的氮化硅移除，并形成存储单元Vt植入。
现在参考图2，该方法移除光阻并剥离未掩盖区域中遗留的氧化物衬垫。光阻通常通过灰化工艺或类似工艺去除。根据一个特定实施例，利用选择性蚀刻技术去除氧化物衬垫，氧化物衬垫被去除以暴露裸露的硅表面。根据一个特定实施例，该方法形成覆盖存储单元区域的较厚的牺牲品材料层201。在一个优选的实施例中，该方法使用热技术在未掩盖的区域中生长一层较厚的牺牲品氧化物(厚度为500埃)201，同时其它区域由氮化物层保护。就是说，其它区域至少包括外周区域，如图所示。
参考图3，该方法移除遗留的氮化物和氧化物衬垫层并使得存储单元阵列外部的硅表面301和存储单元内部的氧化物表面具有相同高度。在一个特定实施例中，去除氮化物层的本方法使用选择性地去除氮化物和衬垫层的干蚀刻技术。当然，可以有其它各种变化、修改和替代。
在一个特定实施例中，该方法包括形成氧化物衬垫层及氮化物覆盖层，该氮化物层作为掩膜层。参考图4，根据一个特定实施例该方法再次生长氧化物衬垫层408(厚度为100埃，或更小或略大)，随后沉积氮化物层401(厚度为1500埃)。在一个特定实施例中，如图所示，该方法利用光阻403(如果必要则使用合适的抗反射涂层)并用AA掩膜提供曝光。暴露的区域405如图所示。如图所示，根据一个优选的实施例区域402比区域408厚。当然，可以有其它各种变化、修改和替代。
如图5所示，根据一个特定实施例，该方法包括执行蚀刻步骤以图案化现在作为掩膜材料的氮化物层503。该方法执行氮化物蚀刻和氧化物衬垫蚀刻，随后将第一硅沟槽蚀刻到一定深度。在一个特定实施例中，该深度可以是大约1000埃，或更小或略大。如图所示，根据一个特定实施例，氧化物层402保持在存储单元区域内，而沟槽区域501已经被暴露。
在一个特定实施例中，如图6所示，该方法去除遗留的氧化物层的暴露部分。在一个优选的实施例中，该方法改变蚀刻化学反应以执行氧化物蚀刻，以去除存储单元阵列区域内部所有和/或基本上所有的氧化物。当然，可以有其它各种变化、修改和替代。
参考图7，本方法执行蚀刻步骤以在暴露的区域上形成沟槽区域。就是说，该方法将蚀刻化学反应又改回到硅沟槽蚀刻以蚀刻存储单元阵列的内外两侧的硅。在一个特定实施例中，该方法形成具有第一深度的第一沟槽区域707、包括第一深度705和第二深度701的第二沟槽区域706，和具有第二深度701的第三沟槽区域703。在一个特定实施例中，术语“第一”“第二”和“第三”并不意图进行限制，而只是用于解释。
权利要求
1.一种用于制造集成电路器件的方法，所述方法包括提供半导体衬底，所述半导体衬底具有外周区域和存储单元区域；形成覆盖在所述存储单元区域上具有第一厚度的第一电介质层和覆盖在所述外周区域上具有第二厚度的第二电介质层；形成覆盖所述第一电介质层的氧化物衬垫层；形成覆盖所述氧化物衬垫层的氮化物层；图案化至少所述氮化物层以暴露所述外周区域中的第一沟槽区域，并暴露所述存储单元区域中的第二沟槽区域，同时保留所述存储单元区域中具有所述第一厚度的所述第一电介质层的一部分；在所述第一沟槽区域中形成具有第一深度的第一沟槽结构，同时所述存储单元区域中具有所述第一厚度的所述第一电介质层的部分保护所述第二沟槽区域；去除部分所述第一电介质层以暴露所述第二沟槽区域；使包括所述第一沟槽结构的所述第一沟槽区域和所述第二沟槽区域经受蚀刻过程以从所述第一深度至所述第二深度继续形成所述第一沟槽结构，并在所述第二沟槽区域内形成具有第三深度的第二沟槽结构；其中所述第三深度小于所述第二深度。
2.如权利要求1所述的方法，其中所述第一厚度通过形成覆盖所述存储单元区域的初始衬垫层形成，氧化所述初始衬垫层以增加所述初始衬垫层的厚度。
3.如权利要求1所述的方法，还包括去除在所述外周区域中具有所述第二厚度的所述第一电介质层。
4.如权利要求1所述的方法，还包括在所述存储单元区域上形成一个或多个闪存器件。
5.如权利要求1所述的方法，其中所述第三深度在2000埃至4000埃之间。
6.如权利要求1所述的方法，其中所述第二深度在3000埃至5000埃之间。
7.如权利要求1所述的方法，其中所述氮化物层具有大约1000埃至大约2000埃的厚度。
8.如权利要求1所述的方法，其中所述第一厚度至少是200埃。
9.如权利要求1所述的方法，其中所述第二厚度至少是100埃。
10.如权利要求1所述的方法，其中所述第二沟槽结构具有大约0.2微米并且更小的宽度。
11.如权利要求1所述的方法还包括用电介质材料填充所述第一沟槽结构和所述第二沟槽结构。
12.如权利要求11所述的方法，还包括去除所述第二沟槽结构中的电介质材料并在所述第二沟槽结构中植入杂质以形成自对准源极区域。
13.一种闪存器件，包括半导体衬底，所述半导体衬底具有外周区域和存储单元区域；在所述外周区域中的第一沟槽隔离区域，所述第一沟槽区域具有第一深度；和具有第二深度的第二沟槽区域，所述第二深度大于所述第一深度；以及形成在所述存储单元区域中并被所述第一沟槽隔离区域隔离的闪存器件。
全文摘要
一种用于制造嵌入闪存器件的集成电路器件如闪存器件的方法。提供半导体衬底，形成覆盖在存储单元区域上具有第一厚度的第一电介质层和覆盖在外周区域上具有第二厚度的第二电介质层。形成覆盖第一电介质层的衬垫氧化物层，并形成覆盖衬垫氧化物层的氮化物层。图案化氮化物层以暴露外周区域中的第一沟槽区域，并暴露存储单元区域中的第二沟槽区域，同时保持第一电介质层的一部分。在第一沟槽区域中形成具有第一深度的第一沟槽结构，同时第一电介质层的部分保护第二沟槽区域。去除部分第一电介质层以暴露第二沟槽区域。使第一沟槽区域和第二沟槽区域经受蚀刻过程以从第一深度至第二深度继续形成第一沟槽结构，并在第二沟槽区域内形成具有第三深度的第二沟槽结构。第三深度小于第二深度。
文档编号H01L21/762GK1979808SQ20051011138
公开日2007年6月13日 申请日期2005年12月5日 优先权日2005年12月5日
发明者金达, 唐树澍, 杨左娅 申请人:中芯国际集成电路制造(上海)有限公司