高电压晶体管及其制造方法

专利名称：高电压晶体管及其制造方法
技术领域：
本发明涉及一种高电压晶体管及其制造方法。更具体地，本发明涉及一种击穿电压高的高电压晶体管及其制造方法。
背景技术：
通常，金属氧化物半导体场效应晶体管(下文中简称为MOSFET)包括三个不同的工作区。
图1是N沟道增强型MOSFET中漏区的电特性的示例图。
如图1中所示，在N沟道增强型MOSFET中，在晶体管中为导电沟道的反型层形成在MOSFET的一部分沟道中，并且在阈值电压Vt为正以及MOSFET的栅极和源极之间的电压Vgs高于阈值电压Vt的条件下，使MOSFET工作。
当电压Vgs小于阈值电压Vt时，不形成反型层，并且电流不会穿通MOSFET。其中电压Vgs小于阈值电压Vt的区域简称为截止区。
当电压Vgs大于阈值电压Vt并且MOSFET工作时，根据源和漏之间的电压差Vds来判断穿通MOSFET的电流量。在电压差Vds相对低的情况下，电流与电压差Vds成线性比例。其中电流与电压差Vds成线性比例的区域简称为三极管区。
随着电压差Vds增加，漏区周围的沟道深度逐渐减小。最后，当电压差Vds大于对应于电压Vgs和阈值电压Vt之间的电压差的饱和电压Vs时，夹断了漏区周围的沟道。结果，在沟道中形成了取代反型层的耗尽区，并且通过施加到耗尽层上的电压，使电子移动通过耗尽区。此外，通过增加电压差Vds不会影响穿过MOSFET的电流量，并且MOSFET正像静态电流源一样工作。其中通过增加Vds而不会影响电流量的区域称为饱和区。
当Vds增加到饱和区以外时，逐步扩大了沟道的夹断区，从而缩短了沟道。沟道的缩短一般称为沟道长度调制。随着沟道缩短，沟道和漏区之间的耗尽区扩大，并且穿过沟道的电流Ids随着电压Vds的增加而略微增加。
在电压Vds大于预定电压Vb的情况下，反型层消失，而仅在MOSFET的源和漏区之间形成耗尽区，从而由于在MOSFET漏区处的泄漏电流，而使漏区的电流超过饱和电流Ids。MOSFET的漏和源区之间的耗尽区减少了能量位垒(energy barrier)并使电子固定不动。从而，电流从漏区泄漏。当沟道长度小于或等于大约2μm时，来自漏区的泄漏电流更加有优势了。随着电压Vds增加，能量位垒也减少，由此增加了泄漏电流。然而，泄漏电流基本上与电压Vds的增加不成比例。这种现象称为穿通或软击穿。
当电压Vds增加超过软击穿时，由于雪崩效应而使沟道击穿。随着电压Vds增加，MOSFET中的电场强度在漏区的拐角周围比在沟道的中心部分处变得更高。电场的高强度使电荷载流子的动能增加到比在室温下的动能高得多的程度。高动能的电荷载流子通常称为热载流子。当一些热载流子接触衬底表面并且撞击衬底的原子时，产生了许多的电子空穴对。这种现象简称为雪崩效应。
在N型MOSFET的情况下，在P型衬底上累积的空穴在源区和衬底之间产生了正向偏置电压。当源区和衬底之间的正向偏置电压大约为0.6V时，电子从源区移动到衬底。电子从源区到衬底的移动引起了与平行于MOSFET的双极npn晶体管相同的结果。因此，给对应于晶体管基极的衬底施加甚至少量的空穴引起了发射极和集电极之间的大量电流，其称为双极结型晶体管的常规操作。以相同的方式，在漏区和源区之间电压的少量增加，却在沟道中产生了大量的电流，其称为沟道击穿。
如上所述，用于沟道击穿的电压的增加需要沟道长度的增加。然而，由于扩大了晶体管所占用的面积，根据半导体器件中高集成度的技术趋势，沟道长度增加是不理想的。此外，在传统的MOS晶体管中，因为漏区拐角部分的电场强度一般高于沟道中心部分的电场强度，所以需要具有高击穿电压的晶体管结构来降低在漏区拐角部分处的电场强度并最小化或阻止热载流子。
例如，韩国特开公开号No.1999-51079公开了一种利用对着绝缘层倾斜进行的蚀刻工艺来制造半导体器件的方法。具体地，在用于N沟道横向扩散的金属-氧化物-硅(LDMOS)晶体管的扩大的栅极区上，形成薄栅极氧化物层，并且在栅极氧化物层上形成低温氧化物层用作绝缘层。然后，湿法蚀刻栅极氧化物层，由此使由用于LDMOS晶体管的扩大栅极区处的高电场强度引起的绝缘失效最小化。
然而，LDMOS晶体管的场氧化物层延伸至衬底中的整个P漂移区，使得存在P漂移区中的杂质没有被耗尽的问题。

发明内容
根据本发明一个示范性实施例，提供一种高电压晶体管，包括半导体衬底、在衬底上的第一绝缘图案、覆盖第一绝缘图案的至少一部分的第二绝缘图案、含有第一末端部分和与第一末端部分相对的第二末端部分的栅电极、以及在衬底的表面部分处所形成的源/漏区。对应于第一绝缘图案形成第一末端部分，对应于第二绝缘图案形成第二末端部分。
根据本发明的另一个示范性实施例，提供一种高电压晶体管，包括半导体衬底、在衬底上的热氧化物图案、覆盖热氧化物图案的至少一部分的化学汽相淀积(CVD)氧化物图案、含有第一末端部分和与第一末端部分相对的第二末端部分的栅电极、以及在衬底的表面部分处所形成的源/漏区。第一末端部分形成在热氧化物图案上，第二末端部分形成在CVD氧化物图案上。
根据本发明的另一个示范性实施例，提供一种高电压晶体管，包括半导体衬底、在衬底的第一部分上所形成的并含有第一杂质的第一阱区、邻近第一阱区并含有第二杂质的第二阱区、在第一和第二阱区之间的衬底上所形成的热氧化物图案、覆盖热氧化物图案并与部分第一和第二阱区重叠的化学汽相淀积(CVD)氧化物图案、含有第一末端部分和与第一末端部分相对的第二末端部分的栅电极、以及在衬底的表面部分处所形成的源/漏区。第一末端部分形成在热氧化物图案上，第二末端部分形成在CVD氧化物图案上。源/漏区分别形成在第一和第二阱区中。
根据本发明的另一个示范性实施例，提供一种高电压晶体管的制造方法。通过氧化一部分衬底在半导体衬底上形成第一绝缘图案，第二绝缘图案覆盖第一绝缘图案的至少一部分。通过淀积导电材料到衬底上，在衬底上形成栅电极。对应于第一绝缘图案形成栅电极的第一末端部分，对应于第二绝缘图案形成栅电极的第二末端部分。通过注入杂质到衬底上，在衬底的表面部分处形成源/漏区。
根据本发明的另一个示范性实施例，提供一种高电压晶体管的制造方法。通过氧化一部分衬底在半导体衬底上形成热氧化物图案。在衬底上形成化学汽相淀积(CVD)氧化物图案，使得热氧化物图案覆盖有CVD氧化物图案。通过淀积导电材料，在衬底上形成栅电极，栅电极包括第一末端部分和与第一末端部分相对的第二末端部分。栅电极的第一末端部分形成在其下部表面与热氧化物图案接触的CVD氧化物图案的第一部分上，而栅电极的第二末端部分形成在其下部表面与衬底接触的CVD氧化物图案的第二部分上。通过注入第一杂质到衬底上，在衬底的第一表面部分处形成源/漏区。
根据本发明的另一个示范性实施例，提供一种高电压晶体管的制造方法。通过注入第一和第二杂质到衬底上，在半导体衬底的第一和第二表面部分处分别形成第一和第二阱区。第二表面部分邻近衬底的第一表面部分。通过氧化第一和第二阱区之间的一部分衬底在衬底上形成热氧化物图案，并且形成化学汽相淀积(CVD)氧化物图案，使得热氧化物图案覆盖有CVD氧化物图案。通过淀积导电材料，在衬底上形成栅电极，并且栅电极包括第一末端部分和与第一末端部分相对的第二末端部分。栅电极的第一末端部分形成在其下部表面与热氧化物图案接触的CVD氧化物图案的第一部分上，而栅电极的第二末端部分形成在其下部表面与衬底接触的CVD氧化物图案的第二部分上。通过注入第三杂质到衬底上，在衬底的第三表面部分处形成源/漏区。
根据本发明的至少一个示范性实施例，高电压(HV)晶体管的栅电极的边缘部分由热氧化物构成，从而在栅电极的边缘部分处充分地减少了电场强度。使由高电场强度引起的热载流子最小化，并且示范性实施例的HV晶体管具有高击穿电压。此外，本发明示范性实施例的HV晶体管的栅极氧化物层包含热氧化物图案和CVD氧化物图案，使得在本发明示范性实施例的HV晶体管中、尤其是在LDMOS晶体管中，可以充分改善电流和开态电阻特性。


通过参考结合附图的下列详细说明，本发明示范性实施例的上述及其它特征和优点将容易变得显而易见，其中图1是N沟道增强型MOSFET中漏区的电特性的示例图；图2示例了根据本发明第一示范性实施例的高电压晶体管的截面图；图3至7示例了用于制造图2中所示的高电压晶体管的方法的工艺步骤的截面图；图8示例了根据本发明第二示范性实施例的高电压晶体管的截面图；图9至14示例了用于制造图8中所示的高电压晶体管的方法的工艺步骤的截面图；图15示例了根据本发明第三示范性实施例的高电压晶体管的截面图；图16至20示例了用于制造图15中所示的高电压晶体管的方法的工艺步骤的截面图；图21示例了根据本发明第四示范性实施例的高电压晶体管的截面图；图22至27示例了用于制造图21中所示的高电压晶体管的方法的工艺步骤的截面图；图28示例了按照与实施例2中相同的方法制造的样品晶体管的截面图；图29示例了其中仅通过热氧化工艺形成栅极氧化物图案的第一比较晶体管的截面图；图30示例了其中仅通过CVD工艺形成栅极氧化物图案的第二比较晶体管的截面图；图31是样品晶体管和第一比较晶体管的电场强度随距离函数变化的示例图；图32是样品晶体管的电压分布的示例图；图33是第一比较晶体管的电压分布的示例图；以及图34是第二比较晶体管的电压分布的示例图。
具体实施例方式
现在，将在下文中参考示出了本发明实施例的附图，更加充分地说明本发明的示范性实施例。然而，本发明可以按许多不同形式来举例说明并不应被构造为限制于此处所提到的实施例。相对，提供这些实施例，使得本公开将更彻底和完整，并充分把本发明的范围传达给本领域的技术人员。在图中，为了清楚明了，可以放大层和区域的尺寸和相对尺寸。
应明白，当一元件或层被称为“在其它元件或层上”、“连接”或“耦合到”其它元件或层时，其可以直接在其它元件或层上、直接连接或耦合到其它元件或层，或者可以存在插入元件或层。相对，当一元件被称为“直接在其它元件或层上”、“直接连接”或“直接耦合到”其它元件或层时，则不存在插入元件或层。相同的数字始终指代相同的元件。如此处所利用的，术语“和/或”包括相关所列出项目中至少一个的任何和全部结合。
应明白，尽管术语第一、第二、第三等此处可以用于描述各种元件、部件、区、层和/或部分，但这些元件、部件、区、层和/或部分不应限制于这些术语。这些术语仅用于把一个元件、部件、区、层或部分和另一个区、层或部分区别开。从而，在不脱离本发明教导的情况下，下面所讨论的第一元件、部件、区、层或部分可以称为第二元件、部件、区、层或部分。
为易于说明此处可以使用有关空间的相关术语、例如“下面”、“下方”、“下部”、“上方”、“上部”之类的以介绍图中所示例的一个元件或特征与另一元件或特征的关系。应明白，有关空间的相关术语试图要包含除图中所描绘的方位以外器件在使用或操作时的不同方位。例如，如果图中的器件翻转，那么描述如“在其它元件或特征下方”或“在其它元件或特征下面”的元件将定位为“在其它元件或特征上方”。从而，示范性术语“下方”可以都包含上方和下方的方位。此外，可以其它方式定位器件(旋转90度或在其它方位)，由此相应地解释此处所用的有关空间的相关描述词。
此处所用的术语是为了仅仅说明具体的实施例，而不意图限制本发明。如此处所使用的，单数形式不定冠词和定冠词意图又包括复数形式，除非上下文清楚指出其它方式。此外应明白，术语“包括”在用于本说明书中时，具体说明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除至少一种其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。
此处参考作为本发明理想化实施例(以及中间结构)的示意性示例的截面示意图，来说明本发明的示范性实施例。同样地，要预料到例如由制造技术和/或误差所导致的例示的形状的改变。从而，本发明的示范性实施例不应被构造为限制于此处示例的区域的特定形状，而是要包括例如由制造产生的形状上的偏差。例如，示例为矩形的注入区一般将具有圆形或弯曲的特征和/或在其边缘处注入浓度的梯度，而不是从注入到非注入区的二元改变。同样地，通过注入形成的掩埋区可以导致一些注入位于掩埋区和通过其发生注入的表面之间的区域中。从而，图中所示例的区域实际上是示意性的，并且它们的形状不意图示例器件的区域的实际形状以及不意图限制本发明的范围。
实施例1图2示例了根据本发明第一实例实施例的高电压晶体管的截面图。
参考图2，根据本发明第一示范性实施例的高电压晶体管(下文简称为HV晶体管)包括半导体衬底100、在衬底100上的第一绝缘图案102、局部覆盖第一绝缘图案102的第二绝缘图案104、在第一和第二绝缘图案102和104上所形成的栅电极106以及在衬底100的表面部分处形成的源/漏区。栅电极106的第一末端部分形成在第一绝缘图案102上，而与栅电极106的第一末端部分相对的栅电极106的第二末端部分形成在第二绝缘图案104上。
第一和第二绝缘图案102和104由例如氧化硅的氧化物构成。氧化硅的一个例子包括二氧化硅(SiO2)。在本示范性实施例中，第一绝缘图案102包括通过热氧化工艺所形成的热氧化物，第二绝缘图案104包括通过CVD工艺所形成的化学汽相淀积(CVD)氧化物。因此，第一绝缘图案102具有与第二绝缘图案104的物理特性不同的物理特性。例如，热氧化物图案具有比CVD氧化物图案的晶体结构更致密的晶体结构，使得即使对热氧化物图案施加更高强度的电场，也会使热氧化物图案的绝缘特性恶化小于CVD氧化物图案。
第二绝缘图案104覆盖第一绝缘图案102的至少一部分，以便第二绝缘图案104可以覆盖整个第一绝缘图案102或可以覆盖第一绝缘图案102的一侧部分。第二绝缘图案104还可以形成这样一种结构，使第一绝缘图案102的一侧部分与之接触。按照用于形成第一和第二绝缘图案102和104的工艺、如本领域普通技术人员所周知的，可以改变第一和第二绝缘图案102和104之间的结构。
第一绝缘图案102形成为大约4,000至大约10,000的厚度，并优选形成为大约6,000至大约8,000的厚度。当第一绝缘图案102的厚度小于大约4,000时，不能充分减少在栅电极106的拐角部分处的电场强度，以及当第一绝缘图案102的厚度大于大约10,000时，就会显著增加用于晶体管的加工时间和制造成本。
第二绝缘图案104形成为大约5,000至大约15,000的厚度，并优选形成为大约8,000至大约12,000的厚度。当第二绝缘图案104的厚度小于大约5,000时，栅电极106与源/漏区108不会充分地电绝缘，使得栅电极106和源/漏区108相互可以具有短路。当第二绝缘图案104的厚度大于大约15,000时，栅电极106和源/漏区108之间的台阶差大得使后序工艺很难进行。第一和第二绝缘图案102和104的厚度不限制于上述示例范围，而是通过本领域普通技术人员根据施加给晶体管的电源电压可以作出各种改变。
栅电极106的第一末端部分形成在包含热氧化物层的第一绝缘图案上，而与栅电极106的第一末端部分相对的栅电极106的第二末端部分形成在包含CVD氧化物层的第二绝缘图案104上。具体地，当第二绝缘图案104覆盖第一绝缘图案102的全部时，栅电极106的第一末端部分形成在与第一绝缘图案102接触的第二绝缘图案104的第一部分上，以及栅电极106的第二末端部分形成在与衬底100接触的第二绝缘图案104的第二部分上。当第二绝缘图案104接触第一绝缘图案102的一侧部分时，栅电极106的第一部分形成在第一绝缘图案102上，而栅电极106的第二部分形成在第二绝缘图案104上。栅电极106由导电材料构成、例如多晶硅，其中安置了大量电子或空穴作为电荷载流子的沟道区(未示出)形成在栅电极106下面的衬底中。根据HV晶体管的类型来判断电荷载流子的极性。当HV晶体管包括n沟道MOS晶体管时，电子用作电荷载流子，而当HV晶体管包括p沟道MOS晶体管时，空穴用作电荷载流子。
在本示范性实施例中，栅电极106的第一末端部分形成在由热氧化工艺所形成的第一绝缘图案102上，使得充分减少了在栅电极106的边缘部分处的电场强度并最小化或阻止了热载流子，由此形成具有高击穿电压的HV晶体管。
源/漏区108形成在衬底100的表面部分处。当HV晶体管为n沟道MOS晶体管时，源/漏区108含有N型杂质、例如砷(As)、磷(P)和锑(Sb)。当HV晶体为p沟道MOS晶体管时，源/漏区108含有P型杂质、例如硼(B)、铝(Al)、铟(In)和镓(Ga)。
源/漏区108形成在通过预定距离与第一绝缘图案102间隔分开的位置处。例如，源/漏区108与第一绝缘图案102间隔分开大约2μm至大约8μm的距离，优选大约3μm至大约6μm的距离。在这种情况下，第一绝缘图案102具有大约1μm至大约5μm的长度。第一绝缘图案102和源/漏区108之间的间隔以及第一绝缘图案102的长度不限制于上述示例范围，而是通过本领域普通技术人员根据晶体管的设计规则可以作出各种改变。
HV晶体管进一步包括在衬底100的上部部分上所形成的阱区(未示出)。阱区包括源区或漏区108。阱区可以与包括CVD氧化物层的一部分第二绝缘图案104重叠，或可以与一部分第二绝缘图案104和一部分第一绝缘图案102都重叠。即使施加不小于大约100V的高电压给HV晶体管的源/漏区108，阱区也会防止热载流子产生，以便阱区能充分地防止栅电极106和源/漏区108之间电短路。把晶体管的源电极和漏电极之间的电压施加给晶体管的漏电极，使得阱区包括衬底的漏区。当HV晶体管为n沟道MOS晶体管时，阱区含有N型杂质、例如砷(As)和磷(P)。当HV晶体管为p沟道MOS晶体管时，阱区含有P型杂质、例如硼(B)。在本示范性实施例中，阱区的杂质浓度小于源/漏区108的杂质浓度。
下文中，参考附图公开了图2中所示的上述HV晶体管的制造方法。
图3至7示例了用于制造图2中所示的高电压晶体管的方法的工艺步骤的截面图。
参考图3，缓冲氧化物层110形成在衬底100上，氮化物层(未示出)形成在缓冲氧化物层110上。缓冲氧化物层110防止由于衬底100和氮化物层之间的热膨胀差所引起的应力使衬底受到损坏，以便缓冲氧化物层110用作衬底100的应力缓冲层。光刻胶层(未示出)形成在氮化物层上并构图成通过其局部露出氮化物层的光刻胶图案(未示出)。然后，利用光刻胶图案作为蚀刻掩模局部蚀刻掉氮化物层，由此形成通过其局部露出缓冲氧化物层110的氮化物图案112。
参考图4，在露出的缓冲氧化物层110上进行热氧化工艺，由此形成第一绝缘图案102。例如，优选在大约700℃至大约1,400℃的温度下和氧化气氛中进行热氧化工艺，这是因为当在低于大约700℃的温度下进行热氧化工艺时，不可能充分地进行热氧化工艺，以及当在高于大约1,400℃的温度下进行热氧化工艺时，由于热度可能使晶体管恶化。此后，从衬底100除去缓冲氧化物层110和氮化物图案112，由此形成第一绝缘图案102。
参考图5，通过CVD工艺形成第二绝缘图案104。通过CVD工艺在衬底100上形成第二绝缘层(未示出)为足够的厚度以覆盖第一绝缘图案102，并在第二绝缘层上形成光刻胶图案(未示出)。利用光刻胶图案作为蚀刻掩模局部蚀刻掉第二绝缘层，由此形成覆盖第一绝缘图案102的第二绝缘图案104。利用含有氢氟酸(HF)的蚀刻剂来蚀刻第二绝缘层，以便在蚀刻工艺期间保护衬底100。
参考图6，把例如多晶硅的导电材料淀积到第二绝缘图案104的预定部分上，由此在衬底100上所形成的最终结构上形成栅极导电层(未示出)。在栅极导电层上形成光刻胶图案(未示出)，并利用光刻胶图案作为蚀刻掩模来蚀刻栅极导电层，由此形成栅电极106。栅电极106的第一末端部分形成在与第一绝缘图案102接触的第二绝缘图案104的第一部分上，而与栅电极106的第一末端部分相对的栅电极106的第二末端部分形成在与衬底100接触的第二绝缘图案104的第二部分上。因此，用于HV晶体管的栅电极106的末端部分之一形成在由热氧化工艺所形成的第一绝缘图案102上，使得充分减少了栅电极106的边缘部分处的电场强度。结果，抑制了由高电场强度引起的热载流子，由此增加了本实施例的HV晶体管的击穿电压。
参考图7，在衬底100的表面部分处注入杂质，由此形成源/漏区108。当HV晶体管为n沟道MOS晶体管时，源/漏区108含有N型杂质、例如砷(As)、磷(P)和锑(Sb)。当HV晶体为p沟道MOS晶体管时，源/漏区108含有P型杂质、例如硼(B)、铝(Al)、铟(In)和镓(Ga)。此后，在衬底100上所形成的最终结构上进行各种后序工艺，由此形成其击穿电压高的HV晶体管。
实施例2图8示例了根据本发明第二示范性实施例的高电压晶体管的截面图。
参考图8，根据本发明第二示范性实施例的高电压晶体管包括半导体衬底200、在衬底200处所形成的并含有第一杂质的第一阱区210、邻近第一阱区210并含有第二杂质的第二阱区212、在第一和第二阱区210和212之间的衬底200上的热氧化物图案202、覆盖热氧化物图案202的CVD氧化物图案204、在热氧化物图案202和CVD氧化物图案204上的栅电极以及在衬底200的表面部分处所形成的源/漏区208。
第一阱区210形成在衬底200的上部部分处并包含源/漏区208。第一阱区210与CVD氧化物图案204和/或热氧化物图案202的预定部分重叠。第一阱区210控制HV晶体管的阈值电压，以便因为施加电源给HV晶体管的漏极，而使第一阱区210包含与漏区相对的源区。因此，控制源区处的杂质浓度来决定HV晶体管的阈值电压。当HV晶体管为n沟道MOS晶体管时，第一阱区210含有P型杂质、例如硼(B)。当HV晶体为p沟道MOS晶体管时，第一阱区210含有N型杂质、例如砷(As)和磷(P)。
第二阱区212也形成在衬底200的上部部分处邻近第一阱区210，并包含源/漏区208。具体地，第二阱区212关于栅电极206与第一阱区210相对，并与CVD图案204的预定部分或与CVD氧化物图案204及热氧化物图案202的预定部分重叠。即使施加不小于大约100V的高电压功率给HV晶体管的源/漏区208，第二阱区212也会防止热载流子产生，以便第一阱区210能充分地防止栅电极206和源/漏区208之间电短路。源电极和漏电极之间的电压施加给HV晶体管的漏电极，使得第二阱区212包括衬底200的漏区。当HV晶体管为n沟道MOS晶体管时，第二阱区212含有N型杂质、例如砷(As)、磷(P)和锑(Sb)。当HV晶体管为p沟道MOS晶体管时，第二阱区212含有P型杂质、例如硼(B)、铝(Al)、铟(In)和镓(Ga)。在本示范性实施例中，第二阱区212的杂质浓度小于源/漏区208的杂质浓度。
热氧化物图案202充分覆盖有CVD氧化物图案204。特别是，在第一和第二阱区210和212之间的衬底200上进行热氧化工艺，由此形成热氧化物图案202。然后，在热氧化图案202上进行化学汽相淀积(CVD)工艺，由此形成充分覆盖热氧化物图案202的CVD氧化物图案204。热氧化物图案202和CVD氧化物图案204分别与第一绝缘图案和第二绝缘图案相同，因此下文中将省略关于热氧化物图案202和CVD氧化物图案204的任何额外说明。
栅电极206包括第一末端部分和第二末端部分，第一末端部分形成在与热氧化物图案202接触的CVD氧化物图案204的第一部分上，第二末端部分形成在与CVD氧化物图案的第一部分相对并与衬底200接触的CVD氧化物图案204的第二部分上。因此，栅电极206的第一末端部分形成在CVD氧化物图案204的第一部分的顶部表面上，栅电极206的第二末端部分形成在CVD氧化物图案204的第二部分的顶部表面上。
含有作为电荷载流子的大量电子或空穴的沟道区(未示出)形成在位于栅电极206下面的衬底200中。根据HV晶体管的类型来判断电荷载流子的极性。栅电极206的第一末端部分形成在热氧化物图案202上，使得充分减少了在栅电极206的边缘部分处的电场强度并最小化或阻止了由高电场强度引起的热载流子，由此形成具有高击穿电压的HV晶体管。
源/漏区208形成在衬底200的表面部分处，并分别内置于第一和第二阱区210和212中。在本示范性实施例中，第一阱区210包含源区，第二阱区212包含漏区。
下文中，参考附图公开了图8中所示的上述HV晶体管的制造方法。
图9至14示例了用于制造图8中所示的高电压晶体管的方法的工艺步骤的截面图。
参考图9，在衬底200的预定表面部分处注入第一杂质，并通过光刻工艺、离子注入工艺和在高温下的热处理在衬底200上形成第一阱区210。第一阱区210包含在后序工艺中所形成的源/漏区，并控制HV晶体管的阈值电压。施加电源给HV晶体管的漏电极，使得第一阱区210包含与漏区相对的源区。因此，控制在源区处的杂质浓度来判定HV晶体管的阈值电压。当HV晶体管为n沟道MOS晶体管时，第一阱区210含有P型杂质、例如硼(B)。当HV晶体管为p沟道MOS晶体管时，第一阱区210含有N型杂质、例如砷(As)和磷(P)。第一阱区210可以与要在后序工艺中形成的一部分CVD氧化物图案重叠，或可以与要在后序工艺中形成的CVD氧化物图案及一部分热氧化物图案重叠。
在邻近第一阱区210的衬底200的表面部分处注入第二杂质，并通过光刻工艺、离子注入工艺和在高温下的热处理在衬底200上形成第二阱区212。第二阱区212也包含要在后序工艺中所形成的源/漏区208。由于把HV晶体管中的源电极和漏电极之间的电压施加给漏电极，所以第二阱区212包含衬底200的漏区。即使施加不小于大约100V的高电压功率给HV晶体管的源/漏区208，第二阱区212也会防止热载流子产生，以便第一阱区210能充分地防止栅电极206和源/漏区208之间电短路。第二阱区212与要在后序工艺中形成的预定部分的CVD图案204重叠，或与CVD氧化物图案204及预定部分的热氧化物图案202重叠。当HV晶体管为n沟道MOS晶体管时，第二阱区212含有N型杂质、例如砷(As)和磷(P)。当HV晶体管为p沟道MOS晶体管时，第二阱区212含有P型杂质、例如硼(B)。在本示范性实施例中，第二阱区212的杂质浓度小于源/漏区208的杂质浓度。
如本领域普通技术人员所周知的，可以在第二阱区212之前形成第一阱区210，或可以在第一阱区210之前形成第二阱区212。
参考图10和11，在第一和第二阱区210和212之间的衬底表面上进行热氧化工艺，由此形成热氧化物图案202。
缓冲氧化物层214形成在衬底200上，以及氮化物层216局部形成在缓冲氧化物层214上，如图10中所示。此外，在通过氮化物层216露出的缓冲氧化物层214上进行热氧化工艺，并使露出的缓冲氧化物层214转变成热氧化物层(未示出)。然后，从衬底200除去缓冲氧化物层214和氮化物层216，由此形成热氧化物图案202，如图11中所示。上面介绍了用于形成热氧化物图案的工艺，因此将省略任何额外的说明。
参考图12，通过CVD工艺在衬底200和热氧化物图案202上形成CVD氧化物图案204。具体地，通过CVD工艺在热氧化物图案202和衬底200上形成CVD氧化物层(未示出)，并通过蚀刻工艺局部蚀刻，由此形成CVD氧化物图案204。上面也介绍了用于形成CVD氧化物图案的工艺，因此将省略任何额外说明以避免任何的重复。
参考图13，把导电材料淀积到CVD氧化物图案204的预定部分上，由此在衬底200上所形成的最终结构上形成栅极导电层(未示出)。在栅极导电层上形成光刻胶图案(未示出)，并利用光刻胶图案作为蚀刻掩模来蚀刻栅极导电层，由此在CVD氧化物图案204上形成栅电极206。栅电极206的第一末端部分形成在与热氧化物图案202接触的CVD氧化物图案204的第一部分上，而与栅电极206的第一末端部分相对的栅电极206的第二末端部分形成在与衬底200接触的CVD氧化物图案204的第二部分上。因此，用于HV晶体管的栅电极206的末端部分之一形成在由热氧化工艺所形成的热氧化物图案202上，使得充分减少了栅电极206的边缘部分处的电场强度。结果，最小化或抑制了由高电场强度引起的热载流子，由此形成具有高击穿电压的HV晶体管。
参考图14，在第一和第二阱区210和212中的衬底200的表面部分处注入第三杂质，由此在第一和第二阱区210和212中形成源/漏区208。此后，在衬底200上所形成的最终结构上进行各种后序工艺，由此形成其击穿电压高的HV晶体管。
实施例3图15示例了根据本发明第三示范性实施例的高电压晶体管的截面图。
参考图15，HV晶体管包括半导体衬底300、在衬底300处所形成的并含有第一杂质的第一阱区310、邻近第一阱区310并含有第二杂质的第二阱区312、在第一和第二阱区310和312之间的衬底300上的热氧化物图案302、覆盖热氧化物图案302的CVD氧化物图案304、在热氧化物图案302和CVD氧化物图案304上的栅电极306以及在衬底300的表面部分处所形成的源/漏区308。
通过热氧化工艺形成热氧化物图案302，通过CVD工艺形成CVD氧化物图案304。具体地，通过CVD工艺在衬底300上依序形成CVD氧化物层(未示出)和氮化物层(未示出)，并通过光刻工艺在氮化物层上形成光刻胶图案(未示出)。然后，利用光刻胶图案作为蚀刻掩模局部蚀刻掉CVD氧化物层和氮化物层，由此形成通过其局部露出衬底300的CVD氧化物图案304和氮化物图案(未示出)。接着，在露出的衬底300上进行热氧化工艺，由此在衬底300上形成热氧化物图案302。然后，从衬底300除去氮化物图案。因此，CVD氧化物图案304在其侧壁处与热氧化物图案302接触。
栅电极306包括第一末端部分和第二末端部分，第一末端部分形成在热氧化物图案302上，第二末端部分形成在与CVD氧化物部分的第一部分相对的CVD氧化物图案304上。因此，栅电极306的第一末端部分形成在热氧化物图案302上，使得充分减少了在栅电极306的边缘部分处的电场强度并最小化或阻止了由高电场强度引起的热载流子。结果，形成具有高击穿电压的HV晶体管。
下文中，参考附图公开了图15中所示的上述HV晶体管的制造方法。
图16至20示例了用于制造图15中所示的高电压晶体管的方法的工艺步骤的截面图。
参考图16，在衬底300上形成第一和第二阱区310和312。具体地，在衬底300的第一表面部分处注入第一杂质，由此在衬底300上形成第一阱区310，并在邻近第一表面部分的衬底300的第二表面部分处注入第二杂质，由此形成第二阱区312。在示范性实施例2中介绍了用于形成第一和第二阱区310和312的工艺，因此将省略任何额外说明以避免重复。
参考图17，在含有第一和第二阱区310和312的衬底300上形成CVD氧化物图案304。具体地，通过CVD工艺在衬底300上依序形成氧化物层(未示出)和氮化物层(未示出)，并在氮化物层上形成光刻胶图案(未示出)。利用光刻胶图案作为蚀刻掩模，通过湿法蚀刻或干法蚀刻工艺依序蚀刻掉CVD氧化物层和氮化物层，由此形成通过其局部露出衬底300的CVD氧化物图案304和氮化物图案305。
参考图18，在通过CVD氧化物图案304露出的衬底300上进行热氧化工艺，由此在衬底300上形成热氧化物图案302。在本实施例中，在氧化气氛中以大约700℃至大约1,400℃的温度进行热氧化工艺。此后，从衬底300除去氮化物图案。在示范性实施例1和2中也介绍了利用热氧化工艺用于形成热氧化物图案302的工艺，因此将省略对用于热氧化物图案302的形成工艺的任何额外说明以避免任何的重复。
参考图19，把例如多晶硅的导电材料淀积到热氧化物图案302和CVD氧化物图案304的预定部分上，由此在热氧化物图案302和CVD氧化物图案304上形成栅极导电层(未示出)。在栅极导电层上形成光刻胶图案(未示出)，并利用光刻胶图案作为蚀刻掩模来蚀刻栅极导电层，由此在热氧化物图案302和CVD氧化物图案304上形成栅电极306。栅电极306的第一末端部分形成在热氧化物图案302上，而栅电极306的第二末端部分形成在CVD氧化物图案304上。因此，用于HV晶体管的栅电极306的末端部分之一形成在由热氧化工艺所形成的热氧化物图案302上，使得充分减少了栅电极306的边缘部分处的电场强度。结果，最小化或抑制了由高电场强度引起的热载流子，由此形成具有高击穿电压的HV晶体管。
参考图20，在第一和第二阱区310和312中的衬底300的表面部分处注入第三杂质，由此在第一和第二阱区310和312中形成源/漏区308。此后，在衬底300上所形成的最终结构上进行各种后序工艺，由此形成其击穿电压高的HV晶体管。
实施例4图21示例了根据本发明第四示范性实施例的高电压晶体管的截面图。
参考图21，HV晶体管包括半导体衬底400、在衬底400处所形成的并含有第一杂质的第一阱区410、邻近第一阱区410并含有第二杂质的第二阱区412、在第一和第二阱区410和412之间的衬底400上的热氧化物图案402、覆盖热氧化物图案402的CVD氧化物图案404、在热氧化物图案402和CVD氧化物图案404上的栅电极406以及在衬底400的表面部分处所形成的源/漏区408。
通过热氧化工艺形成热氧化物图案402，通过CVD工艺形成CVD氧化物图案404。具体地，通过CVD工艺在衬底400上依序形成CVD氧化物层(未示出)和氮化物层(未示出)，并通过光刻工艺在氮化物层上形层光刻胶图案(未示出)。然后，利用光刻胶图案作为蚀刻掩模局部蚀刻掉CVD氧化物层和氮化物层，由此形成通过其局部露出衬底400的CVD氧化物图案404和氮化物图案(未示出)。接着，在露出的衬底400上进行热氧化工艺，由此在衬底400上形成热氧化物图案402。然后，从衬底400中除去氮化物图案。因此，CVD氧化物图案404在其侧壁处与热氧化物图案402接触。
栅电极406包括第一末端部分和第二末端部分，第一末端部分形成在热氧化物图案402上，第二末端部分形成在与CVD氧化物图案404的第一部分相对的CVD氧化物图案404上。因此，栅电极406的第一末端部分形成在热氧化物图案402上，使得充分减少了在栅电极406的边缘部分处的电场强度并最小化或阻止了由高电场强度引起的热载流子。结果，形成具有高击穿电压的HV晶体管。
下文中，参考附图公开了图21中所示的上述HV晶体管的制造方法。
图22至27示例了用于制造图21中所示的高电压晶体管的方法的工艺步骤的截面图。
参考图22，在衬底400上形成第一和第二阱区410和412。具体地，在衬底400的第一表面部分处注入第一杂质，由此在衬底400上形成第一阱区410，并在邻近第一表面部分的衬底400的第二表面部分处注入第二杂质，由此在衬底400上形成第二阱区412。在上述示范性实施例中介绍了用于形成第一和第二阱区410和412的工艺，因此将省略任何额外说明以避免重复。
参考图23和24，在第一和第二阱区410和412之间的衬底400的表面上进行热氧化工艺，从而在衬底400上形成热氧化物图案402。
缓冲氧化物层414形成在衬底400上，以及氮化物层416局部形成在缓冲氧化物层414上，如图23中所示。在通过氮化物层416露出的缓冲氧化物层414上进行热氧化工艺，并使露出的缓冲氧化物层414转变成热氧化物层(未示出)。然后，从衬底400除去缓冲氧化物层414和氮化物层416，由此形成热氧化物图案402，如图24中所示。上述示范性实施例介绍了用于形成热氧化物图案的工艺，因此将省略任何额外的说明。
参考图25，通过CVD工艺在热氧化物图案402和衬底400上形成氧化物层403。
参考图26，通过光刻工艺在氧化物层403上形成光刻胶图案(未示出)，并利用光刻胶图案作为蚀刻掩模通过湿法蚀刻或干法蚀刻工艺选择性地除去氧化物层403，由此在热氧化物图案402上形成CVD氧化物图案404。
参考图27，把导电材料淀积到热氧化物图案402和CVD氧化物图案404的预定部分上，由此在热氧化物图案402和CVD氧化物图案404上形成栅极导电层(未示出)。光刻胶层(未示出)形成在栅极导电层上，并通过光刻工艺构图成通过其局部露出栅极导电层的光刻胶图案(未示出)。利用光刻胶图案作为蚀刻掩模来蚀刻栅极导电层，由此在热氧化物图案402和CVD氧化物图案404上形成栅电极406。栅电极406的第一末端部分形成在热氧化物图案402上，而栅电极406的第二末端部分形成在CVD氧化物图案404上。因此，用于HV晶体管的栅电极406的末端部分之一形成在由热氧化工艺所形成的热氧化物图案402上，使得充分减少了栅电极406的边缘部分处的电场强度。结果，最小化或抑制了由高电场强度引起的热载流子，由此形成具有高击穿电压的HV晶体管。
然后，在第一和第二阱区410和412中的衬底400的表面部分处注入第三杂质，由此在第一和第二阱区410和412中形成源/漏区408。此后，在衬底400上所形成的最终结构上进行各种后序工艺，从而形成其击穿电压高的HV晶体管。
关于晶体管特性的实验利用根据本发明示范性实施例的样品晶体管和两个比较晶体管，用实验方法测定典型的晶体管特性。
<样品晶体管>
根据与示范性实施例2相同的方法制造了p沟道MOS晶体管来作为样品晶体管。图28示例了按照与示范性实施例2中相同的方法所制造的样品晶体管的截面图。如图28中所示，通过热氧化工艺在衬底500上形成热氧化物图案到大约7,000的厚度，并通过CVD工艺在热氧化物图案和衬底500上形成CVD氧化物图案到大约10,000的厚度。结果，在衬底500上形成了含有热氧化物图案和CVD氧化物图案的栅极氧化物图案502。然后，通过与示范性实施例2相同的工艺，在栅极氧化物图案502上形成了栅电极504，并在栅电极504上和在栅极氧化物图案502上形成了用于保护栅电极504的钝化层。把硼(B)离子注入在衬底500的表面部分处，由此形成源/漏区508。样品晶体管的源电极514形成在源区中，样品晶体管的漏电极516形成在漏区中。在下列表1中列出了处理条件。
<比较晶体管1>
通过第一比较工艺制造了p沟道MOS晶体管来作为第一比较晶体管，其中晶体管的栅极氧化物图案仅通过热氧化工艺来形成。图29示例了其中仅通过热氧化工艺形成栅极氧化物图案的第一比较晶体管的截面图。如图29中所示，仅通过热氧化工艺在衬底600上形成栅极氧化物图案602到大约7,000的厚度，并且在衬底600上进行与示范性实施例2相同的用于制造晶体管的处理步骤，由此形成第一比较晶体管。在下列表1中也列出了用于第一比较晶体管的处理条件。
<比较晶体管2>
通过第二比较工艺制造了p沟道MOS晶体管来作为第二比较晶体管，其中晶体管的栅极氧化物图案仅通过CVD工艺来形成。图30示例了其中仅通过CVD工艺形成栅极氧化物图案的第二比较晶体管的截面图。如图30中所示，仅通过CVD工艺在衬底700上形成栅极氧化物图案702到大约10,000的厚度，并且在衬底700上进行与示范性实施例2相同的用于制造晶体管的处理步骤，由此形成第二比较晶体管。在下列表1中也列出了用于第二比较晶体管的处理条件。
表1

<晶体管的电场强度的测定>
针对样品晶体管和第一比较晶体管来测定电场强度。图31是样品晶体管和第一比较晶体管的电场强度随距离函数变化的示例图。在图31中，电场强度按V/cm为单位表示，距离按μm为单位表示。
参考图31，样品晶体管的电场强度比第一比较晶体管的电场强度低多达大约50,000V/cm。也就是，上述实验结果显示出，当栅极氧化物图案包含热氧化物图案和CVD氧化物图案时与栅极氧化物图案仅包含热氧化物图案时相比，减少了电场强度。因此，由于电场强度的减少，其中栅极氧化物图案包含热氧化物图案和CVD氧化物图案的本发明示范性实施例的晶体管具有更高的击穿电压。
<晶体管的电场线分布的测定>
在样品晶体管和比较晶体管的源和漏电极之间施加大约-180V的漏电压Vds，并且分别针对样品晶体管和比较晶体管来测定电场线分布。图32是样品晶体管的电压分布的示例图，图33是第一比较晶体管的电压分布的示例图。图34是第二比较晶体管的电压分布的示例图。电场线分布指示出晶体管的电特性、例如沟道电流与漏电压和击穿电压之间的关系。
参考图32至34，电场线密度在邻近漏区的栅电极504、604和704的边缘部分处比在晶体管中任何其他的部分高。然而，实验结果表明，在栅电极的边缘部分处，第一和第二比较晶体管的电场线密度比样品晶体管的电场线密度更高。也就是说，与第一和第二比较晶体管相比，样品晶体管的电场线密度更低，使得在栅电极的边缘部分处更加减少了样品晶体管的电场强度。当在栅电极的边缘部分处电场强度高时，从栅电极中产生了大量的热载流子，使得严重恶化了栅极氧化物图案的绝缘性能。因此，上述实验结果证实，由于充分减少了电场强度，即使对其施加高电压电源，也可以在不恶化绝缘性能的情况下使本发明示范性实施例的HV晶体管工作。
<晶体管的击穿电压的测定>
针对样品晶体管和比较晶体管来测定晶体管的击穿电压，实验结果列在下列表2中。
表2

如表2中所示，因为热氧化物图案具有比CVD氧化物图案优良的绝缘特性，所以第一比较晶体管的击穿电压比第二比较晶体管的击穿电压高。此外，由于样品晶体管的栅电极的边缘部分由热氧化物构成、而样品晶体管的栅电极的任何其它部分由CVD氧化物构成，所以样品晶体管的击穿电压比第一比较晶体管的击穿电压更高。在栅电极的边缘部分处的热氧化物减少了电场强度，使得防止了由在栅电极边缘部分处的高电场强度引起的热载流子的产生。结果，充分防止了源和漏电极之间电短路，从而当对其施加大约190V的高电源时，在不击穿的情况下也可以使本示范性实施例的HV晶体管工作。
<晶体管的开态电阻的测定>
在样品晶体管和比较晶体管的源和栅极之间施加了大约-130V的栅电压Vgs，并在样品晶体管和比较晶体管的沟道的每个表面处测定饱和电流(Idsat)。实验结果列在下列表3中。大饱和电流表示晶体管的开态电阻小，而小饱和电流表示晶体管的开态电阻大。晶体管的“开态电阻”表示对其施加电源时晶体管的电阻。
表3

如表3中所示，由于当栅电极由CVD氧化物构成时比栅电极由热氧化物构成时更少地耗尽阱区中的杂质，所以样品晶体管和第二比较晶体管的饱和电流比第一比较晶体管的饱和电流大。因此，本发明示范性实施例的HV晶体管可以具有更低的开态电阻以及更高的击穿电压。
根据本发明的示范性实施例，HV晶体管的栅电极的边缘部分由热氧化物构成，从而在栅电极的边缘部分处充分地减少了电场强度。最小化或阻止了由高电场强度引起的热载流子，并且所形成的HV晶体管具有高击穿电压。此外，HV晶体管的栅极氧化物层包含热氧化物图案和CVD氧化物图案，使得在本发明示范性实施例的HV晶体管中、尤其是在LDMOS晶体管中，可以充分改善电流和开态电阻特性。
已介绍了本发明的示范性实施例，另外应注意，对于本领域普通技术人员来说显而易见的是，在不脱离由附加权利要求的界限和边界所限定的本发明的精神和范围的情况下，可以做出各种修改。
本申请要求于2004年10月27日申请的韩国专利申请No.2004-86262的优先权，这里引入其全部内容供参考。
权利要求
1.一种高电压晶体管，包括半导体衬底；在所述衬底上的第一绝缘图案；覆盖所述第一绝缘图案的至少一部分的第二绝缘图案；包括第一末端部分和与该第一末端部分相对的第二末端部分的栅电极，所述第一末端部分形成在所述第一绝缘图案上，而所述第二末端部分形成在所述第二绝缘图案上；以及在所述衬底的表面部分处形成的源/漏区。
2.如权利要求1的晶体管，其中第一和第二绝缘图案由氧化物构成。
3.如权利要求2的晶体管，其中第一绝缘图案的氧化物具有与第二绝缘图案的氧化物不同的物理特性。
4.如权利要求1的晶体管，其中第二绝缘图案覆盖第一绝缘图案的整个表面。
5.如权利要求4的晶体管，其中栅电极的第一末端部分形成在其下面形成了所述第一绝缘图案的所述第二绝缘图案上。
6.如权利要求1的晶体管，其中第二绝缘图案接触第一绝缘图案的侧壁。
7.如权利要求1的晶体管，其中栅电极由多晶硅构成。
8.如权利要求1的晶体管，其中源/漏区掺杂有P型杂质。
9.如权利要求1的晶体管，其中源/漏区与第一绝缘图案间隔分开预定距离。
10.如权利要求9的晶体管，其中所述距离在大约2μm和大约8μm之间的范围内。
11.如权利要求1的晶体管，其中第一绝缘图案具有大约1μm和大约5μm之间的长度。
12.如权利要求1的晶体管，其中第一绝缘图案具有约4,000至约10,000的厚度，而第二绝缘图案具有约5,000至约15,000的厚度。
13.一种高电压晶体管，包括半导体衬底；在所述衬底上的热氧化物图案；覆盖所述热氧化物图案的化学汽相淀积氧化物图案；包括第一末端部分和与所述第一末端部分相对的第二末端部分的栅电极，所述第一末端部分形成在所述热氧化物图案上，所述第二末端部分形成在所述化学汽相淀积氧化物图案上；以及在所述衬底的表面部分处形成的源/漏区。
14.如权利要求13的晶体管，进一步包括在衬底上所形成的并且包括源区或漏区的阱区，所述阱区与一部分所述化学汽相淀积氧化物图案重叠。
15.如权利要求14的晶体管，其中所述阱区与一部分所述热氧化物图案重叠。
16.如权利要求14的晶体管，其中阱区掺杂有P型杂质或N型杂质。
17.如权利要求16的晶体管，其中阱区的杂质浓度低于源/漏区的杂质浓度。
18.一种高电压晶体管，包括半导体衬底；在所述衬底的表面部分处所形成的并包括第一杂质的第一阱区；邻近所述第一阱区并包括第二杂质的第二阱区；在所述第一和第二阱区之间的所述衬底上形成的热氧化物图案；覆盖所述热氧化物图案并与部分所述第一和第二阱区重叠的化学汽相淀积氧化物图案；包括第一末端部分和与所述第一末端部分相对的第二末端部分的栅电极，所述第一末端部分形成在热氧化物图案上，所述第二末端部分形成在所述化学汽相淀积氧化物图案上；以及在所述衬底的表面部分处所形成的源/漏区，所述源/漏区分别形成在所述第一和第二阱区中。
19.如权利要求18的晶体管，其中所述第一杂质包括P型杂质，而所述第二杂质包括N型杂质。
20.一种高电压晶体管的制造方法，包括在半导体衬底上形成第一和第二绝缘图案，所述第一绝缘图案包括衬底的被氧化部分，所述第二绝缘图案覆盖所述第一绝缘图案的至少一部分；通过淀积导电材料到所述衬底上，在衬底上形成栅电极，所述栅电极的第一末端部分形成在所述第一绝缘图案上，而所述栅电极的第二末端部分形成在所述第二绝缘图案上；以及通过注入杂质到所述衬底的表面部分上，在衬底的表面部分处形成源/漏区。
21.如权利要求20的方法，其中形成第一和第二绝缘图案包括通过氧化一部分衬底形成所述第一绝缘图案；以及通过化学汽相淀积工艺形成所述第二绝缘图案。
22.如权利要求21的方法，其中第二绝缘图案覆盖第一绝缘图案的整个表面。
23.如权利要求20的方法，其中第二绝缘图案接触第一绝缘图案的侧壁。
24.如权利要求23的方法，其中形成第一和第二绝缘图案包括通过化学汽相沉积工艺在衬底上形成所述第二绝缘图案；在所述第二绝缘图案上形成氮化物图案；通过氧化经由所述第二绝缘图案露出的衬底形成所述第一绝缘图案；及从所述衬底除去所述氮化物图案。
25.如权利要求23的方法，其中形成第一和第二绝缘图案包括通过氧化一部分衬底，在衬底上形成所述第一绝缘图案；通过化学汽相淀积工艺形成所述第二绝缘图案，使得该第二绝缘图案覆盖所述第一绝缘图案的整个表面；以及从衬底除去一部分所述第二绝缘图案。
26.如权利要求20的方法，其中形成第一绝缘图案包括在衬底上依序形成缓冲氧化物层和氮化物层；局部蚀刻所述氮化物层，由此形成通过其局部露出所述缓冲氧化物层的氮化物图案；通过对经由所述氮化物层露出的所述缓冲氧化物层进行热氧化工艺，形成由氧化物构成的第一绝缘图案；以及除去所述缓冲氧化物层和所述氮化物层。
27.如权利要求26的方法，其中在大约700℃至大约1,400℃的温度下进行热氧化工艺。
28.如权利要求20的方法，其中形成第二绝缘图案包括通过化学汽相淀积工艺，在衬底上形成由氧化物构成的绝缘层；以及局部蚀刻所述绝缘层，由此形成所述第二绝缘图案。
29.如权利要求28的方法，其中通过湿法蚀刻工艺蚀刻所述绝缘层。
30.如权利要求20的方法，其中所述杂质包括P型杂质。
31.一种高电压晶体管的制造方法，包括通过氧化一部分衬底在半导体衬底上形成热氧化物图案；形成覆盖所述热氧化物图案的化学汽相淀积氧化物图案；通过淀积导电材料，在所述衬底上形成栅电极，该栅电极包括第一末端部分和与所述第一末端部分相对的第二末端部分，栅电极的所述第一末端部分形成在其下部表面与所述热氧化物图案接触的所述化学汽相淀积氧化物图案的第一部分上，而栅电极的所述第二末端部分形成在其下部表面与所述衬底接触的所述化学汽相淀积氧化物图案的第二部分上；以及通过注入第一杂质到衬底的第一表面部分上，在衬底的所述第一表面部分处形成源/漏区。
32.如权利要求31的方法，在形成热氧化物图案之前，进一步包括通过注入第二杂质到衬底的第二表面部分上，在衬底的所述第二表面部分处形成阱区。
33.如权利要求32的方法，其中所述阱区包括用于所述源/漏区的衬底的所述第一表面部分，并且与所述化学汽相淀积氧化物图案的一部分重叠。
34.如权利要求33的方法，其中所述阱区与所述热氧化物图案重叠。
35.如权利要求32的方法，其中所述第二杂质包括N型杂质或P型杂质。
36.一种高电压晶体管的制造方法，包括通过注入第一和第二杂质到衬底上，在半导体衬底的第一和第二表面部分处分别形成第一和第二阱区，所述第二表面部分邻近衬底的所述第一表面部分；通过氧化所述第一和第二阱区之间的一部分衬底在衬底上形成热氧化物图案；形成覆盖所述热氧化物图案的化学汽相淀积氧化物图案；通过淀积导电材料，在衬底上形成栅电极，该栅电极包括第一末端部分和与所述第一末端部分相对的第二末端部分，栅电极的所述第一末端部分形成在其下部表面与所述热氧化物图案接触的所述化学汽相淀积氧化物图案的第一部分上，而栅电极的所述第二末端部分形成在其下部表面与所述衬底接触的所述化学汽相淀积氧化物图案的第二部分上；以及通过注入第三杂质到衬底上，在衬底的第三表面部分处形成源/漏区。
37.如权利要求36的方法，其中所述第一杂质包括P型杂质，所述第二杂质包括N型杂质。
38.如权利要求36的方法，其中所述第三杂质包括P型杂质。
全文摘要
在具有高击穿电压的HV晶体管及其制造方法中，通过氧化一部分衬底使第一绝缘图案形成在半导体衬底上，并且形成第二绝缘图案，使得第一绝缘图案的至少一部分覆盖有第二绝缘图案。通过淀积导电材料到衬底上，在衬底上形成栅电极，栅电极含有第一末端部分和与第一末端部分相对的第二末端部分。第一末端部分形成在第一绝缘图案上，而第二末端部分形成在第二绝缘图案上。通过注入杂质到衬底上，在衬底的表面部分处形成源/漏区。减少了在栅电极的边缘部分处的电场强度，并且HV晶体管具有高击穿电压。
文档编号H01L21/336GK1828936SQ20051011917
公开日2006年9月6日 申请日期2005年10月27日 优先权日2004年10月27日
发明者康美铉, 辛和叔, 李孟烈 申请人:三星电子株式会社