专利名称：半导体器件以及半导体封装的制作方法
技术领域：
本发明涉及半导体器件、半导体封装以及用于测试半导体器件的方法。
背景技术：
多芯片封装(MCP)包括具有各种功能的多芯片。由于半导体芯片变得更加小，这种多芯片封装变得普及。通过线路相互连接的包含具有存储器或逻辑电路的功能的芯片的MCP被称为封装中的系统(SIP)。
在一个MCP中，连接芯片的端子数目(即，每个芯片的端子数)被增加，以加宽该总线并且提高数据传输效率。端子数目的增加导致在封装之后进行的MCP测试变得复杂。相应地，可以更高效和精确地执行MCP测试。
安装在MCP上的一个芯片的外部端子被用于执行MCP测试。通过MCP测试确定具有缺陷的MCP。仅仅正常工作的MCP可以通过测试，并且成为最终产品。
在常规的MCP测试中，在封装单元中执行缺陷的MCP的定位。因此，没有办法得知该缺陷是由于MCP的芯片所造成还是由于芯片的连接所造成。结果，当在芯片之间的连接具有缺陷时，即使芯片正常工作，该MCP也被确定为次品。按照这种方式，在常规的MCP测试中，不能够确定MCP缺陷的原因。因此，这种MCP被销毁而不修复该缺陷位置。这对于增加MCP的成品率是一个障碍。
发明内容
本发明的一个目的是提供一种便于测试的半导体器件和半导体封装，以及提高测试半导体器件的精度的测试方法。
为了实现上述目的，本发明提供一种半导体器件，其中包括通过多条线路相互连接的多个半导体芯片。每个半导体芯片包括连接到多条线路的多个内部端子、第一外部端子、以及第二外部端子。多个内部端子包括与第一外部端子相邻的第一内部端子以及与第二外部端子相邻的第二内部端子。中间开关器件连接在多个内部端子之间，从而多条线路和该内部端子相串联。第一末端开关器件连接在第一内部端子和第一外部端子之间。第二末端开关器件连接在第二内部端子和第二外部端子之间。
本发明的另一个方面是一种半导体器件，其中包括至少两个半导体芯片，每个半导体芯片具有多个内部端子，两个半导体芯片的内部端子通过多条线路相互连接。每个半导体芯片包括至少一个冗余端子。测试电路检测是否存在有一个造成连接缺陷的内部端子，并且用于产生多个测试信号，每个测试信号对应于多个内部端子之一。一个开关电路单元用于把包括造成连接缺陷的内部端子的第一组多个内部端子切换为不包含造成连接缺陷的内部端子的第二组多个内部端子以及至少一个冗余端子。
本发明的另一个方面是一种半导体器件，其中包括至少两个半导体芯片，每个半导体芯片具有多个内部端子。每个半导体芯片包括至少一个冗余端子。测试电路检测是否存在有一个造成连接缺陷的内部端子并且用于产生多个测试信号，每个测试信号对应于多个内部端子之一。开关电路单元把造成连接缺陷的内部端子切换到至少一个冗余端子。
本发明的另一个方面是一种半导体器件，其中包括两个半导体芯片，每个半导体芯片具有多个内部端子，一个第一外部端子和一个第二外部端子。该多个内部端子包括与第一外部端子相邻的第一内部端子，以及与第二外部端子相邻的第二内部端子，两个半导体芯片的内部端子通过多条线路相互连接。每个半导体芯片包括至少一个冗余端子。一个测试电路检测是否存在有一个造成连接缺陷的内部端子并且用于产生多个测试信号，每个测试信号对应于多个内部端子之一。一个开关电路单元把包括造成连接缺陷的内部端子的第一组多个内部端子切换为不包含造成连接缺陷的内部端子的第二组多个内部端子以及至少一个冗余端子。中间开关器件连接在多个内部端子之间，从而多条线路和该内部端子相串联。第一末端开关器件连接在第一内部端子和第一外部端子之间。第二末端开关器件连接在第二内部端子和第二外部端子之间。
本发明的另一个方面是一种半导体器件，其中包括至少两个半导体芯片，每个半导体芯片具有多个内部端子，一个第一外部端子和一个第二外部端子。该多个内部端子包括与第一外部端子相邻的第一内部端子，以及与第二外部端子相邻的第二内部端子。每个半导体芯片包括至少一个冗余端子。一个测试电路用于检测是否存在有一个造成连接缺陷的内部端子并且用于产生多个测试信号，每个测试信号对应于多个内部端子之一。一个开关电路单元把造成连接缺陷的内部端子切换到至少一个冗余端子。中间开关器件连接在多个内部端子之间，从而多条线路和该内部端子相串联。第一末端开关器件连接在第一内部端子和第一外部端子之间。第二末端开关器件连接在第二内部端子和第二外部端子之间。
本发明的另一个方面是一种包括半导体器件的半导体封装。该半导体器件包括通过多条线路相互连接的多个半导体芯片，每个半导体芯片包括连接到多条线路的多个内部端子。一个中间开关器件连接在多个内部端子之间，从而多条线路和该内部端子相串联。第一末端开关器件连接在第一内部端子和第一外部端子之间。第二末端开关器件连接在第二内部端子和第二外部端子之间。
本发明的另一个方面是一种包括半导体器件的半导体封装。该半导体器件包括至少两个半导体芯片。每个半导体芯片包括多个内部端子，其中两个半导体芯片的内部端子通过多条线路相互连接；至少一个冗余端子；以及一个测试电路，用于检测是否存在有一个造成连接缺陷的内部端子，并且用于产生多个测试信号，每个测试信号对应于多个内部端子之一。一个开关电路单元把包括造成连接缺陷的内部端子的第一组多个内部端子切换为不包含造成连接缺陷的内部端子的第二组多个内部端子以及至少一个冗余端子。
本发明的另一个方面是一种用于测试半导体器件的方法。该半导体器件包括通过多条线路相互连接的半导体芯片，每个半导体芯片包括连接到多条线路的一个外部端子和多个内部端子。本方法包括使该线路和内部端子串联，把第一末端开关器件连接在第一内部端子和第一外部端子之间，把第二末端开关器件连接在第二内部端子和第二外部端子之间，测试第一外部端子和第二外部端子之间的导电性。
从下文结合
本发明的原理的描述中，本发明的其它方面和优点将变得更加清楚。
从下文参照优选实施例和附图的描述中可以更好地理解本发明的目的和优点，其中图1为根据本发明第一实施例的MCP的示意图；图2为用于检测连接缺陷的电路的示意图；图3为用于修复连接缺陷的电路的示意图；图4为判断结果保持电路的电路图；图5为在本发明的其它实施例中的判断结果保持电路的电路图；以及图6为在本发明第二实施例中用于修复缺陷的电路的示意图。
具体实施例方式
下面将讨论根据本发明第一实施例的多芯片封装(MCP)。
根据图1，MCP11是一种叠层型的MCP，其中包含多个半导体芯片13、14的半导体器件被设置在一个基片12上。该芯片13、14分别具有多个内部端子13a、14a。内部端子13a、14a通过线路15相互连接。另外，芯片13、14分别具有多个外部端子13b、14b。外部端子13b、14b通过线路15连接到设置在基片12上的多个基片端子12a。多个电极(焊球)16被设置在基片12的底部。MCP11通过电极16连接到其它基片(未示出)。
参见图2，下面将讨论在MCP11的第一芯片13和第二芯片14之间的连接中的缺陷的检测。
第一芯片13包括对应于图1的外部端子13b的两个外部端子21、22，以及对应于图1的内部端子13a的三个内部端子23至25。第二芯片14包括对应于图1的外部端子14b的两个外部端子26、27，以及对应于图1的内部端子14a的内部端子28至30。第一芯片13的内部端子23、24、25分别通过线路15(图2中示出3条)连接到第二芯片14的内部端子30、29、28。第一芯片13的外部端子21和第二芯片14的外部端子26为控制外部端子。第一芯片13的外部端子22和第二芯片14的外部端子27为导电的外部端子。
第一芯片13包括开关器件或者n沟道MOS晶体管31、32。末端晶体管31连接到外部端子22和内部端子23，以及中间晶体管32连接两个内部端子24、25。晶体管31、32的栅极连接到外部端子21。
第二芯片14包括开关器件或者n沟道MOS晶体管33、34。末端晶体管33连接到外部端子27和内部端子28，以及中间晶体管34连接两个内部端子29、30。晶体管33、34的栅极连接到外部端子26。
内部端子23-25和28-30、晶体管31-34以及线路15串联在第一芯片13的外部端子22和第二芯片14的外部端子27之间。
当外部端子21、26被提供到电平信号时，晶体管31-34被激活。这造成由晶体管31-34、内部端子23-25、28-30以及线路15使两个外部端子22、27导通。相应地，可以通过对MCP11执行导电测试而检测在第一芯片13和第二芯片14之间的连接缺陷或者线路15的连接缺陷。
下面将参照图3描述使用冗余功能修复连接缺陷的方法。
第一芯片13包括端子41至44，其对应于图1的内部端子13a，以及用于修复连接缺陷的至少一个冗余端子50。第一芯片13的冗余端子45的数目与第二芯片14的冗余端子50的数目相同。图3没有示出用于检测图2的连接缺陷的结构。
第一芯片13的内部端子41-44和冗余端子45分别通过线路15连接到第二芯片14的内部端子46-49和冗余端子50。
第一芯片13的内部端子41-44和冗余端子45连接到第一开关电路单元51。第一开关电路单元51连接到内部电路(未示出)的输入/输出端I1至I4第二芯片14的内部端子46-49和冗余端子50连接到第二开关电路单元52。第二开关电路单元52连接到内部电路(未示出)的输入/输出端I5至I8。
现在将讨论第一开关电路单元51。第一和第二开关电路单元51、52的结构相同。因此，将不详细讨论第二开关电路单元52。
第一开关电路单元51包括分别连接到判断结果保持电路53a-53d的第一至第四判断结果保持电路53a、53b、53c、53d和第一至第四开关电路54a、54b、54c、54d。判断结果保持电路53a-53d被分别设置为对应于第一芯片13的内部端子41-44。图3示出四个判断结果保持电路53a-53d和四个内部端子41-44。
第一至第四开关电路54a至54d中的每一个电路包括一个反相器电路61、第一晶体管62和第二晶体管63。第一和第二晶体管62、63为n沟道MOS晶体管。
第一晶体管62连接到输入/输出端I1和内部端子41。第一判断结果保持电路53a的输出信号被输入到第一晶体管62的栅极。第二晶体管63连接到输入/输出端I1和内部端子42。第一判断结果保持电路53a的输出信号被通过反相器电路61输入到第二晶体管63的栅极。第一开关电路54a根据第一判断结果保持电路53a的输出信号把与输入/输出端I1相连接的端子切换到输入端41、42之一。
第二开关电路54b根据第二判断结果保持电路53b的输出信号把与输入/输出端I2相连接的端子切换到输入端42、43之一。第三开关电路54c根据第三判断结果保持电路53c的输出信号把与输入/输出端I3相连接的端子切换到输入端43、44之一。
在第四电路54d中，第一晶体管62连接到输入/输出端I4和内部端子44。第四判断结果保持电路53d的输出信号被输入到第一晶体管62的栅极。第二晶体管63连接到输入/输出端I4和冗余端子45。第四判断结果保持电路53d的输出信号被通过反相器电路61输入到第二晶体管63的栅极。因此，第四开关电路54d根据第四判断结果保持电路53d的输出信号把与输入/输出端I4相连接的端子切换到输入端44和冗余端子45之一。
被包含在第一芯片13中的内置自检(BIST)电路64检测在第一芯片13和第二芯片14之间的连接缺陷(即，检测第一芯片13和第二芯片14中的缺陷端子)，并且根据检测结果产生测试信号TB1至TB4。第一至第四判断结果保持电路53a-53d分别接收来自BIST电路64的测试信号TB1-TB4。
参见图4，第一判断结果保持电路53a包括p沟道MOS晶体管71、72、n沟道MOS晶体管73、74、触发电路75、电阻器76和NOR电路77。第二至第四判断结果保持电路53b-53d被按照与第一判断结果保持电路53a相同的方式而构造，因此将不详细描述。
晶体管71的源极连接到电源VCC，晶体管71的漏极通过电阻器76连接到“地”GND。晶体管71的栅极连接到第一判断结果保持电路53a的输入端TE1。晶体管73的栅极通过触发器电路75连接到晶体管71与电阻器76之间的节点以及连接到晶体管72、74的栅极。晶体管72的源极连接到电源VCC，以及晶体管74的漏极连接到晶体管74的漏极。晶体管74的源极连接到“地”GND。NOR电路77具有两个输入端，其中一个输入端连接到晶体管72、74之间的节点，以及另一个输入端连接到“地”GND。NOR电路77的输出信号为第一判断结果保持电路53a的输出信号，并且从输出端TE2输出。
通常，DIST电路64把具有高电平的信号提供给第一判断结果保持电路53a的输入端TE1。另外，晶体管71被释放，触发器电路75输出具有高电平的信号，并且晶体管74被激活。相应地，NOR电路77把具有高电平的信号输出到输入端TE2。
由该状态，当BIST电路64把具有低电平的信号提供给输入端TE1时，该低电平信号被通过晶体管73输入到晶体管71的栅极，并且激活晶体管71。结果，触发器电路75输出具有低电平的信号，并且激活晶体管72。相应地，NOR电路77从输出端TE2输出具有低电平的信号。
在该状态中，即使输入端TE1接收高电平信号，晶体管73也被释放。因此，触发器电路75输出低电平信号。相应地，NOR电路77从输出端TE2输出被保持在低电平的信号。
第一至第四判断结果保持电路53a-53d可以被图5中所示的判断结果保持电路80所代替。判断结果保持电路80包括p沟道MOS晶体管81、82、n沟道MOS晶体管83、电阻器84、熔丝85以及NOR电路86。
晶体管81的源极被连接到电源VCCH，并且晶体管81的漏极通过晶体管83的源极和熔丝85连接到“地”GND。晶体管81的栅极连接到晶体管82、83的栅极。晶体管81的栅极连接到晶体管82、83的栅极。另外，晶体管81、82、83的栅极连接到输入端TE1。晶体管82的源极连接到电源VCC，晶体管82的漏极连接到晶体管83的漏极。晶体管83的漏极通过电阻器84连接到电源VCC。NOR电路86具有两个输入端，其中一个输入端连接到晶体管82、83之间的节点，以及另一个输入端连接到“地”GND。NOR电路86的输出信号是判断结果保持电路80的输出信号，并且从输出端TE2输出。
当判断结果保持电路80的输入端TE1接收具有高电平的信号时，晶体管83被激活。结果，NOR电路86输出具有高电平的信号。当具有低电平的信号被输入到输入端TE1时，晶体管81、82被激活，并且NOR电路86输出具有低电平的信号。在该状态中，电源VCCH的高电压被通过激活的晶体管81施加在熔丝85上。这使熔丝85断开。1在熔丝85断开之后，即使输入端TE1再次接收高电平信号，由于熔丝85被断开，因此由NOR电路86输出的信号不为高电平。相应地，判断结果保持电路80保持从BIST电路86输出的低电平或高电平信号，并且从输出端TE2输出所保持的信号。
下面将参照图3描述第一开关电路单元51。
现在将讨论在导电测试过程中未检测到连接缺陷的情况，即线路15是处于正常状态的连接端的情况。
在这种情况中，BIST电路64把具有高电平的信号输出到第一至第四判断结果保持电路53a-53d。每个判断结果保持电路53a-53d保持高电平信号，并且输出所保持的信号。这激活第一至第四开关电路54a-54d的第一晶体管62，并且把输入/输出端I1-I4分别连接到内部端子41-44。
在这种状态中，第二开关电路单元52响应来自第二芯片14的BIST电路(未示出)的输出信号而切换端子的连接。按照这种方式，当未检测到连接缺陷时，不使用第一和第二芯片13、14的冗余端子45、50。
现在将描述在内部端子43、48之间的连接中存储缺陷的情况，即内部端子43、48具有缺陷的情况。
在该情况中，第一芯片13的BIST电路64把具有高电平的信号输出到第一和第二判断结果保持电路53a、53b，并且把具有低电平的信号输出到第三和第四判断结果保持电路53c、53d。这激活第一和第二开关电路54a、54b的第一晶体管64，并且把输入/输出端I1-I2分别连接到内部端子41-42。另外，输入/输出端I3连接到内部端子44而不是连接到该缺陷的内部端子43，并且输入/输出端I4连接到冗余端子45。
在该状态中，第二开关电路单元52切换该端子的连接，从而响应来自第二芯片14的BIST电路(未示出)的输出信号，输入/输出端I5-I8分别连接到内部端子46、47、49以及冗余端子50。
该第一实施例具有下文所述的优点。
(1)线路15连接在第一和第二芯片13、14的外部端子22、27之间串联的晶体管31、34。晶体管31-34由第一和第二芯片13、14的外部端子21、26所激活和释放。相应地，第一和第二芯片13、14的连接被第一和第二芯片13、14的外部端子21、22、26、27进行电测试。导电性测试检测MCP11的第一和第二芯片13、14之间的连接缺陷。这提高MCP11的测试精度。
(2)导电性测试被执行而不实际激活该器件。因此，容易检测由于线路15(线路异常开路)所造成的连接缺陷。
(3)当在导电性测试中检测到第一和第二芯片13、14之间的连接缺陷时，缺陷端子被冗余端子45、50所补偿。这增加MCP11的成品率。
现在参照图6描述根据本发明的第二实施例。
第二实施例的MCP11包括与第一实施例不同的开关电路单元101、102。第一芯片13包括内部端子91至93和冗余端子94。第二芯片14包括内部端子95至97以及冗余端子98。
第一芯片13的内部端子91-93和冗余端子94分别通过线路15连接到第二芯片14的内部端子95-97和冗余端子98。
在第一芯片13中，内部端子91-93和冗余端子94通过第一开关电路单元101连接到输入/输出端I11至I13。在第二芯片14中，内部端子95-97和冗余端子98通过第二开关电路单元102连接到输入/输出端I14-I16。第一和第二开关电路101、102的结构相同。
现在将讨论第一开关电路单元101。
第一开关电路单元101包括第一至第三判断电路103a至103c、分别与判断电路103a-103c相关联的第一至第三开关电路104a至104c，以及连接到冗余端子94的反相器电路105a、105b。每个开关电路104a-104c包括n沟道MOS晶体管111至115和反相器电路116至118。
BIST电路(未示出)的测试信号TB11被输入到第一开关电路104a的晶体管111、112的栅极。测试信号TB11也被通过反相器电路116输入到晶体管113、114的栅极。相应地，根据BIST电路的测试信号TB11的电平，晶体管111、112和晶体管113、114被以互补的方式而激活和释放。
当晶体管113、114被激活时，输入/输出端I11被通过激活的晶体管113、114和反相器电极117、118连接到内部端子91。当晶体管111、112被激活时，第一判断电路103a输出高电平的开关信号。晶体管115响应该开关信号而被激活。这把输入/输出端I11通过晶体管115和反相器电路105a、105b连接到冗余端子94。
第二开关电路104b根据BIST电路的输出信号和第二判断电路103b把输入/输出端I12连接到内部端子92和冗余端子94之一。第三开关电路104c根据BIST电路的测试信号和第二判断电路103c的开关信号把输入/输出端I13连接到内部端子93和冗余端子94之一。也就是说，当在任何一个内部端子91-93中存在连接缺陷时，第一开关电路单元101使用冗余端子94来取代具有连接缺陷的端子。
在该状态中，如果在第二芯片14的任何一个内部端子95-97中存在连接缺陷，则第二芯片14还使用该冗余端子98来取代具有连接缺陷的端子。
相应地，在第二实施例中，当在第一芯片13和第二芯片14之间的连接中存在缺陷时，能够修复缺陷端子。
第一实施例的第二实施例可以被更改如下。
MCP11可以包括三个或多个芯片13、14。
MCP11可以是一种平面型MCP，其中第一芯片13和第二芯片14被并排地设置，并且在基片12上相互连接。
图2的晶体管31-34可以由p沟道MOS晶体管所代替。
在第一实施例中的第一开关电路单元51的结构不限于图1中所示的结构。例如，当内部端子41-44之一被确定为存在缺陷时，该开关电路54a-54d可以根据判断结果保持电路53a-53d的输出信号，把输入/输出端I1-I4的连接切换到两个相连的端子(两个相连的内部端子或相连的内部端子与冗余端子)之一。
在第二实施例中的第一开关电路单元101的结构不限于图6中所示。例如，当内部端子91-93之一被确定为存在缺陷时，开关电路104a-104d可以根据BIST电路的输出信号，把输入/输出端I11-I13的连接从缺陷端子切换到冗余端子94。
在图5的判断结果保持电路80中，当过量的电压断开熔丝85时，BIST电路的输出信号被保持。但是，BIST电路的输出信号例如可以被存储和保持在一个非易失性存储器中。
本领域的技术人员显然可以看出本发明可以用许多其它具体的形式来体现，而不脱离本发明的精神和范围。因此，本实施例被认为是说明性而非限制性的，并且本发明不限于在此具体给出的内容，而是可以在所附权利要求的范围内做出改变。
权利要求
1.一种半导体器件(11)，包括至少两个半导体芯片(13，14)，每个半导体芯片具有多个内部端子，两个半导体芯片的内部端子通过多条线路相互连接，每个半导体芯片包括至少一个冗余端子(45，50)；测试电路(64)，用于检测是否存在有一个造成连接缺陷的内部端子，并且用于产生多个测试信号(TB1-TB4)，每个测试信号对应于多个内部端子之一；以及开关电路单元(51，52)，用于把包括造成连接缺陷的内部端子的第一组多个内部端子切换到不包含造成连接缺陷的内部端子的第二组多个内部端子以及所述至少一个冗余端子。
2.根据权利要求1所述的半导体器件，其中每个半导体芯片进一步包括与多个内部端子相连的多个输入/输出端子(I1-I4)，该开关电路单元包括多个开关电路(54a-54d)，每个开关电路连接到一个相关的输入/输出端子，并且连接到选自多个内部端子的两个端子和所述至少一个冗余端子；多个判断结果保持电路(53a-53d，80)，其分别连接到一个相关的开关电路，其中多个判断结果保持电路分别保持相应的测试信号，并且根据相应的测试信号把具有一个电平的输出信号提供给相关的开关电路，其中每个开关电路根据输出信号，有选择地把相关的输入/输出端连接到相关的两个端子之一。
3.根据权利要求2所述的半导体器件，其中多个判断结果保持电路的每一个电路包括一个熔丝(85)，并且当与造成连接缺陷的内部端子相连的判断结果保持电路的熔丝被断开时，输出一个具有预定电平的输出信号。
4.一种半导体器件，包括至少两个半导体芯片，每个半导体芯片具有多个内部端子(91-93，95-97)，每个半导体芯片包括至少一个冗余端子(94，98)；测试电路(64)，用于检测是否存在有一个造成连接缺陷的内部端子并且用于产生多个测试信号(TB11-TB13)，每个测试信号对应于多个内部端子之一；以及开关电路单元(101，102)，用于把造成连接缺陷的内部端子切换到至少一个冗余端子。
5.根据权利要求4所述的半导体器件，其中每个半导体芯片包括与多个输入端子相连的多个输入/输出端(I11-I16)，并且该开关电路单元包括多个开关电路(104a-104c)，其分别连接到一个相关的输入/输出端子，并且连接到选自多个内部端子的两个端子以及所述至少一个冗余端子；多个判断电路(103a-103c)，其分别连接到一个相关的输入/输出端子，以产生用于根据相应的测试信号把相关的内部端子切换到该冗余端子的开关信号，其中每个开关电路根据相应的测试信号和开关信号，有选择地把相关的输入/输出端子连接到两个相关的端子之一。
6.一种包含半导体器件的半导体封装(11)，该半导体器件包括至少两个半导体芯片，每个半导体芯片包括多个内部端子，其中两个半导体芯片的内部端子通过多条线路相互连接；至少一个冗余端子(45，50)；以及测试电路(64)，用于检测是否存在有一个造成连接缺陷的内部端子，并且用于产生多个测试信号(TB1-TB4)，每个测试信号对应于多个内部端子之一；以及开关电路单元(51，52)，用于把包括造成连接缺陷的内部端子的第一组多个内部端子切换到不包含造成连接缺陷的内部端子的第二组多个内部端子以及所述至少一个冗余端子。
7.一种半导体器件，包括第一半导体芯片；第二半导体芯片，其通过多条线路连接到第一半导体芯片，其中第一和第二半导体芯片中的每一个包括多个输入/输出端子；多个内部端子，其每一个与多个输入/输出端子相连；至少一个冗余端子，其中该至少一个冗余端子和内部端子连接到该线路，并且第一半导体芯片的冗余端子的数目与第二半导体芯片的冗余端子的数目相同；测试电路，用于从多个内部端子检测造成连接缺陷的一个内部端子；以及开关电路单元，用于在检测到造成连接缺陷的内部端子时，把该输入/输出端子连接到除了造成连接缺陷的内部端子之外的其它内部端子，以及连接到该至少一个冗余端子。
8.根据权利要求7所述的半导体器件，其中第一半导体芯片叠加在第二半导体芯片上。
全文摘要
一种半导体器件(11)用于促进测试。叠加的第一和第二半导体芯片(13、14)分别包括多个内部端子(23－25、27－30)、外部端子(22、27)以及多个晶体管(31－34)。多条线路(15)把第一和第二半导体芯片的内部端子、晶体管以及外部端子相串联。
文档编号H01L27/02GK1819192SQ20061000584
公开日2006年8月16日 申请日期2003年2月27日 优先权日2002年6月27日
发明者田中裕幸, 伊藤由人, 関山昭則 申请人:富士通株式会社