专利名称：半导体器件及其制造方法
技术区域本发明涉及一种半导体器件，该装置具有在元件区域的半导体衬底侧壁及栅电极的侧壁处形成的氧化膜。
背景技术：
构成半导体器件的多个元件(晶体管)由在半导体衬底上形成的元件隔离区域相互隔开。这些元件根据各自的功能所要求的特性是不同的，相应于其特性，元件区域及元件隔离区域的尺寸也不相同。
例如，以具有浮栅电极和控制栅电极两层电极的非易失性半导体存储器为例，为了扩大存储容量，要求使存储单元的元件区域及元件隔离区域尽可能小；而另一方面，又容许构成用于驱动存储单元的外围电路的外围晶体管具有相应于各自所要求的电特性的元件区域及元件隔离区域的尺寸。例如，为了抑制漏电流，驱动高电压的晶体管等由较存储单元大的元件区域及元件隔离区域形成。
对于形成这样的存储单元与外围晶体管的技术，有在形成元件隔离沟后，对作为元件区域的半导体衬底侧壁进行氧化，对元件隔离沟形成时在半导体衬底上产生的刻蚀损伤进行修复，并抑制在元件区域形成的杂质的结漏电流的技术。对于该技术，以NAND型非易失性存储器为例，用图进行说明。
图11(a)表示存储单元的沟道宽度方向的剖面图，图11(b)表示外围晶体管的沟道宽度方向的剖面图。
本例中的NAND型非易失性存储器，由以下的制造方法形成。首先在向硅衬底101注入用于形成存储单元的阱、沟道区域102a、及外围晶体管的阱、沟道区域102b的杂质离子后，形成栅绝缘膜103。接着，在栅绝缘膜上，形成存储单元的浮栅电极、及含有作为外围晶体管和选择晶体管的栅电极的多晶硅的第1栅电极层。其后，在第1栅电极层上形成用于形成元件隔离区域的掩模材料(未图示)。进而，用光刻法对保护元件区域的光刻胶膜图案化，按掩膜材料、第1栅电极层、栅绝缘膜103、硅衬底101的顺序进行刻蚀，形成用于隔开存储单元的元件区域106a及外围晶体管的元件区域106b的作为存储单元的元件隔离区域107a的沟、和作为外围晶体管的元件隔离区域107b的沟。
接下来，通过热氧化对硅衬底101的表面进行氧化，在作为存储单元的元件隔离区域107a的沟的表面形成氧化硅膜108a，在作为外围晶体管的元件隔离区域107b的沟的表面形成氧化硅膜108b。通过该热氧化，同时在存储单元栅电极104a的侧壁上形成氧化硅膜109a，在外围晶体管的栅电极104b的侧壁上形成氧化硅膜109b。
然后，在作为元件隔离区域的沟中形成元件隔离绝缘膜110，在通过CMP进行平坦化后，去除掩膜材料，在根据需要通过刻蚀来降低了存储单元部的元件隔离绝缘膜的高度后，形成栅极间绝缘膜111。
接着，去除外围晶体管和选择晶体管的栅极间绝缘膜111的一部分，形成作为存储单元控制栅电极112a的、由多晶硅及硅化物的层积膜构成的第2栅电极。在此，在外围晶体管和选择晶体管中，第1栅电极层和第2栅电极层电连接。接着，通过光刻对栅电极图案化，按照第2栅电极、栅极间绝缘膜、第1栅电极的顺序进行刻蚀，形成栅电极。
其后，形成层间绝缘膜114，用通常已知的方法形成源、漏扩散层、接触电极115和布线116，如图11(a)、图11(b)所示，形成存储单元和外围晶体管。
在元件区域106a、106b的侧壁部分分别形成的氧化硅膜108a、108b是例如通过1035℃的干法氧化形成的膜厚为4nm的膜。此时的元件区域、栅绝缘膜、栅电极的放大图如图12(a)、图12(b)所示。
在元件区域106b的侧壁部分形成的氧化膜108b的膜厚T’sb仅是为了抑制外围晶体管的结漏电流所必需的厚度，但即使对于存储单元是过剩的氧化，形成在存储单元的元件区域106a的侧壁部分的氧化膜108a的膜厚T’sa也形成与同T’sb同样的膜厚。因此，如果存储单元进一步缩小就会使存储单元的元件区域106a的宽度小于所必需的尺寸，其结果是存在元件特性恶化的问题。
此外，在对元件区域的侧壁部分进行氧化时，第1栅电极层的侧壁部分也被氧化。由于第1栅电极由多晶硅形成，所以比单晶硅构成的硅衬底的氧化快。其结果使栅电极所能控制的沟道区域的宽度比元件区域的宽度小。该第1栅电极层的侧壁部分被氧化的量，即存储单元的膜厚T’ga与外围晶体管的膜厚T’gb，是相同的。由于外围晶体管的元件区域106b的宽度大，该第1栅电极层的侧壁部分受氧化的影响小，但由于存储单元的元件区域106a的宽度小，所以该第1栅电极层的侧壁部分的氧化导致有效沟道区域的宽度减小，其结果是导致元件特性恶化。
如果通过热氧化对硅衬底的侧壁及栅电极的侧壁进行氧化，由于多晶硅的栅电极的氧化速度比单晶硅的硅衬底的氧化速度快，栅电极被氧化的比硅衬底多。因此，存储单元的栅电极104a的边缘比硅衬底上形成的元件区域106a的边缘位置靠近内侧L’a的距离。同样，外围晶体管的栅电极104b的边缘比硅衬底上形成的元件区域106b的边缘位置靠近内侧L’b的距离。而且距离L’a与距离L’b的值相同。
此外，在氧化元件区域的侧壁部分时，由于氧化剂扩散入栅绝缘膜中，氧化自横方向进入栅绝缘膜，导致形成楔形的氧化膜。该形成为楔形的氧化膜的形状在存储单元及外围晶体管处相同。即，自存储单元的元件区域106a的边缘形成的楔形氧化膜的水平方向的距离B’sa，与自外围晶体管的元件区域106b的边缘形成的楔形氧化膜的水平方向的距离B’sb相同。同样，自存储单元的栅电极104a的边缘形成的楔形氧化膜的水平方向的距离B’ga，与自外围晶体管的栅电极104b的边缘形成的楔形氧化膜的水平方向的距离B’gb相同。
此外，形成在存储单元的元件区域106a边缘的楔形氧化膜的角度θ’sa与形成在外围晶体管的元件区域106b边缘的楔形氧化膜的角度θ’sb相同。同样，形成在存储单元的栅电极104a边缘的楔形氧化膜的角度θ’ga与形成在外围晶体管的栅电极104b边缘的楔形氧化膜的角度θ’gb相同。由于外围晶体管的元件区域宽度大，该楔形氧化膜的影响小，但是由于存储单元的元件区域宽度小，该楔形氧化膜导致栅绝缘膜的有效厚度增加，结果有导致元件特性恶化的问题。
为了解决该问题，可以分别形成存储单元及外围晶体管的元件区域，并对元件区域的侧壁分别进行氧化，但在此情况下，元件隔离区域的形成必须分两次进行，所以由于分开制作的界面的面积增加和制造工序增加，产生了制造成本增大的问题。
此外，特开2004-186185号公报公开了在对多晶硅层、硅衬底进行刻蚀、形成元件隔离用沟后，在硅衬底与多晶硅层露出的面上用热氧化法形成厚度为5nm的氧化硅膜的方法。但是，该方案也不能解决存储单元的元件特性恶化的问题。
发明内容
本发明是鉴于上述课题而提出的，其目的在于提供一种半导体器件，可以在为了抑制结漏电流来对外围晶体管进行充分氧化、去除刻蚀损伤的同时，对存储单元控制在所必需的氧化量，可以防止由于存储单元的元件区域宽度的减小所导致的元件特性的恶化。此外，其目的在于提供一种半导体器件的制造方法，该方法通过用一次氧化工序形成使在存储单元的元件区域侧壁上形成的氧化膜厚度比在外围晶体管的元件区域侧壁上形成的氧化膜厚度薄的结构，据此可以不提高制造成本而达到上述目的。
为了达到上述目的，作为本发明的一个实施方式的半导体器件具有半导体衬底；在上述半导体衬底上形成的第1元件隔离区域；由上述第1元件隔离区域所隔开的第1元件区域；在上述第1元件区域上形成的第1栅绝缘膜；在上述第1栅绝缘膜上形成的第1栅电极；在上述半导体衬底上形成的第2元件隔离区域；由上述第2元件隔离区域所隔开的第2元件区域；在上述第2元件区域上形成的第2栅绝缘膜；在上述第2栅绝缘膜上形成的第2栅电极；在上述第1元件隔离区域与上述第1元件区域之间形成的第1氧化膜；和在上述第2元件隔离区域与上述第2元件区域之间形成的第2氧化膜，其特征为，上述第1元件隔离区域的宽度比上述第2元件区域的宽度窄；上述第1氧化膜的厚度比上述第2氧化膜的厚度薄。
本发明的另一实施方式的半导体器件具有半导体衬底；在上述半导体衬底上形成的第1元件隔离区域；由上述第1元件隔离区域所隔开的第1元件区域；在上述第1元件区域上形成的第1栅绝缘膜；在上述第1栅绝缘膜上形成的第1栅电极；在上述半导体衬底上形成的第2元件隔离区域；由上述第2元件隔离区域所隔开的第2元件区域；在上述第2元件区域上形成的第2栅绝缘膜；和在上述第2栅绝缘膜上形成的第2栅电极，其特征为，上述第1元件隔离区域的宽度比上述第2元件隔离区域的宽度窄；在上述第1元件区域的沟道宽度方向上、邻接上述第1栅绝缘膜的上述第1栅电极的宽度比邻接上述第1栅绝缘膜的上述第1元件区域的宽度窄；在上述第2元件区域的沟道宽度方向上、邻接上述第2栅绝缘膜的上述第2栅电极的宽度比邻接上述第2栅绝缘膜的第2元件区域的宽度窄；在上述第1元件区域的沟道宽度方向上、自上述第1元件区域的边缘部分至上述第1栅电极的边缘部分的水平方向的距离比在上述第2元件区域的沟道宽度方向上、自上述第2元件区域的边缘部分至上述第2栅电极的边缘部分的水平方向的距离小。
本发明的半导体器件的制造方法包括在半导体衬底上形成作为栅绝缘膜的膜及作为栅电极的膜的工序；形成作为上述栅电极的膜、作为上述栅绝缘膜的膜和去除上述半导体衬底形成第1、第2元件隔离沟，并在形成由上述第1元件隔离区域隔开的第1元件区域、第1栅绝缘膜、第1栅电极的同时形成由上述第2元件隔离区域所隔开的第2元件区域、第2栅绝缘膜、第2栅电极的工序；和在包含自由基氧(radical oxygen)的气氛下进行氧化，在上述第1元件区域的侧壁上形成第1氧化膜，同时在上述第2元件区域的侧壁上形成第2氧化膜的工序，其特征为，上述第1元件隔离沟的宽度比上述第2元件隔离沟的宽度窄，上述第1氧化膜的膜厚比上述第2氧化膜的厚度薄。
根据本发明提供的半导体器件能够在为了抑制结漏电流对外围晶体管进行充分氧化、去除刻蚀损伤的同时对存储单元把氧化量控制在必要的量，并能够防止因减小存储单元的元件区域宽度而导致的元件特性的恶化。此外本发明提供的半导体器件的制造方法，能够用一次氧化工序实现在存储单元的元件区域侧壁上形成的氧化膜厚度比在外围晶体管的元件区域侧壁上形成的氧化膜厚度薄的构造，据此可以不提高制造成本而达到上述目的。
图1为表示本发明的实施方式的半导体器件结构的平面图。
图2为图1所示的半导体器件沿A-A线或B-B线的剖面图。
图3为图2所示的半导体器件中元件区域、栅绝缘膜、栅电极层积部分的放大图。
图4为表示本发明的实施方式的半导体器件的制造方法的第1工序的剖面图。
图5为表示本发明的实施方式的半导体器件的制造方法的第2工序的剖面图。
图6为表示本发明的实施方式的半导体器件的制造方法的第3工序的剖面图。
图7为表示本发明的实施方式的半导体器件的制造方法的第4工序的剖面图。
图8为表示本发明的实施方式的半导体器件的制造方法的第5工序的剖面图。
图9为表示本发明的实施方式的半导体器件的制造方法的第6工序的剖面图。
图10为表示本发明的实施方式的半导体器件的制造方法的第7工序的剖面图。
图11为现有的半导体器件的剖面图。
图12为图11所示的半导体器件中元件区域、栅绝缘膜、栅电极层积部分的放大图。
具体实施例方式
以下参照图对本发明的实施方式的半导体器件及其制造方法进行说明。说明时，全部图中的相同部分使用相同的标记符号。
在本实施方式中，对NAND型的非易失性半导体存储器的存储单元和外围晶体管，分别以元件隔离区域的宽度窄的区域及宽的区域为例，用图1～图10进行说明。外围晶体管构成对存储单元进行数据的写入和读出所必需的电路，与存储单元在同一半导体衬底上形成。
图1(a)表示本发明的实施方式的NAND型非易失性半导体存储器的存储单元阵列的平面图，图1(b)表示NAND型非易失性半导体存储器的外围晶体管的平面图。
如图1(a)所示，在硅半导体衬底上形成由元件隔离区域7a隔开的元件区域6a，各NAND单元具有在元件区域6a上形成有串联的多个存储单元MC和选择晶体管ST的结构。选择晶体管ST被连接在串联的多个存储单元MC的一端。在字线12a方向上排列的存储单元MC～MC的栅极由公共字线(控制栅电极)12a连接。此外，选择晶体管ST～ST的栅极由公共的选择栅极线12a’连接。位线16a通过位线接触孔15a连接至各选择晶体管ST的电流通路的一端。
如图1(b)所示，外围晶体管形成在形成了上述存储单元的同一硅半导体衬底上的元件区域6b上，具有栅电极12b、在元件区域6b上形成的源区、漏区。把各元件(外围晶体管)之间连接起来的布线16通过电连接的接触电极15连接至栅电极12b。另外，元件区域6b由元件隔离区域7b隔开。
图2(a)表示沿图1(a)所示的存储单元阵列中的A-A线的剖面图，图2(b)表示沿图1(b)所示的外围晶体管中的B-B线的剖面图。
首先说明图2(a)所示的存储单元阵列的结构。
阱/沟道区域2a形成在硅半导体衬底1的上层，在该阱/沟道区域2a中形成有突起状的元件区域6a。多个元件区域6a按预定间隔排列，在元件区域6a之间形成有元件隔离区域7a。元件隔离区域7a为向元件区域6a之间形成的元件隔离用沟内填入诸如氧化硅膜和硅氮化膜等绝缘膜的区域，该实施例中填入的是氧化硅膜10。而且，在元件区域6a与元件隔离区域7a之间，形成有氧化硅膜8a。即在元件区域6a的侧壁上形成有氧化硅膜8a。
此外，在元件区域6a上形成有栅绝缘膜3a。在栅绝缘膜3a上形成有栅电极4a，在该栅电极的侧面形成有氧化硅膜9a。
在栅电极4a以及元件隔离区域7a上形成有栅间绝缘膜11，控制栅电极12a形成在该栅间绝缘膜11之上。而且，在控制栅电极12a上形成有层间绝缘膜14，位线16a形成在层间绝缘膜14上。
接下来，说明图2(b)所示的外围晶体管的结构。
阱/沟道区域2b形成在硅半导体衬底1的上层，突起状的元件区域6b形成在该阱/沟道区域2b中。按预定间隔排列多个元件区域6b，在元件区域6b之间形成元件隔离区域7b。元件隔离区域7b为向元件区域6b间形成的元件隔离用沟内填入诸如氧化硅膜和硅氮化膜等绝缘膜的区域，在本实施例中填入的是氧化硅膜10。另外，在元件区域6b与元件隔离区域7b之间形成有氧化硅膜8b。即在元件区域6b的侧壁上形成有氧化硅膜8b。
在此，存储单元的元件区域6a的宽度(沟道宽度方向的长度)比外围晶体管的元件区域6b的宽度(沟道宽度方向的长度)小，存储单元的元件隔离区域7a的宽度(沟道宽度方向的长度)比外围晶体管的元件隔离区域7b的宽度(沟道宽度方向的长度)小。例如，存储单元的元件隔离区域7a的宽度为小于等于0.1μm，外围晶体管的元件隔离区域7a的宽度为大于等于1μm。另外，在存储单元的元件区域6a的侧壁部分形成的氧化硅膜8a的膜厚比在外围晶体管的元件区域6b的侧壁部分形成的氧化硅膜8b的厚度薄。
此外，栅绝缘膜形成在元件区域6b上。栅电极4b形成在栅绝缘膜3b上，在该栅电极4b的侧面形成有氧化硅膜9b。在存储单元的栅电极4a的侧壁部分形成的氧化硅膜9a的膜厚比在外围晶体管的栅电极4b的侧壁部分形成的氧化硅膜9b的厚度薄。
在栅电极4b上和元件隔离区域7b上形成有栅间绝缘膜11，但栅电极4b上和元件隔离区域7b上的栅间绝缘膜11的一部分是被去除的。在栅间绝缘膜11上以及去除了栅间绝缘膜11的栅电极4b上形成有由与控制栅电极12a同样的膜构成的栅电极12b。进而，在栅电极12b上形成有层间绝缘膜14，在层间绝缘膜14上形成有布线16。布线16通过在层间绝缘膜14内形成的接触电极15电连接至栅电极12b。
在图2(a)和图2(b)所示的存储单元及外围晶体管中，为了形成元件隔离区域7a、7b，对硅衬底进行刻蚀来形成元件隔离用沟。该元件隔离用沟的形成采用RIE(反应离子刻蚀)法，所以会在硅衬底1上产生损伤。为了修复在硅衬底1上产生的损伤进行热氧化，通过该热氧化形成氧化硅膜8a、8b。从而，通过热氧化增大氧化量来对损伤进行充分修复的另一方面是硅衬底1被氧化的量变大，元件区域的宽度减小。
在根据本实施方式的非易失性半导体存储器的构造中，存储单元的元件区域6a侧壁上的氧化硅膜8a比外围晶体管的元件区域6b侧壁上的氧化硅膜8b薄。由此，即使为了修复损伤而增加氧化量，使氧化硅膜8b的膜变厚，氧化硅膜8a的膜也可保持较薄。因此，为了驱动高电压，可以对被要求减小硅衬底1上形成的源/漏扩散层区域与沟道区域之间的结漏电流的外围晶体管，进行充分的刻蚀损伤修复；而对不施加如外围晶体管那样的高电压的存储单元，可以进行所必需的最小限度的损伤修复。由于要求存储单元在微小的元件区域6a进行动作，若使元件区域6a的侧壁部分的氧化量减少，就可以在不减小元件区域6a的宽度的情况下得到高性能的元件特性。另一方面，由于外围晶体管具有可以不考虑元件区域6b的侧壁部分的氧化量的程度的充分宽的元件区域宽度，即使元件区域的侧壁部分的氧化量比存储单元大，也没有问题。
此外，为了避免在元件区域的角部产生寄生晶体管(角晶体管)，本实施方式中的非易失性半导体存储器采用以下的制造方法。如图4(a)、图4(b)所示，在形成于硅衬底1之上的栅绝缘膜3上，形成作为存储单元的浮栅电极和外围晶体管与选择晶体管的栅电极的多晶硅第1栅电极层4。接着，在第1栅电极层4上形成用于刻蚀加工元件隔离用沟时的掩膜材料5。在该掩模材料5上，用光刻法进行图案化来形成用于保护元件区域的光刻胶膜。而且，按照掩模材料5、第1栅电极层4、栅绝缘膜3、硅衬底1的顺序进行刻蚀，在硅衬底1上形成用于形成元件隔离区域的元件隔离用沟。此后，通过热氧化在元件区域的侧壁上形成氧化硅膜。在对元件区域的硅衬底1进行氧化时，第1栅电极层4的侧面也被氧化。如上所述，通过一次刻蚀工序对从掩模材料5、第1栅电极层4、栅绝缘膜3到硅衬底1进行刻蚀，如图5(a)、图5(b)所示，可以防止元件区域6a与浮栅电极4a的位置偏离和元件区域6b与栅电极4b的位置偏离。据此，可以防止因元件区域与栅电极的位置偏离而使栅电极影响到元件区域的侧壁，防止在元件区域的角部形成寄生晶体管。
另外，在根据本实施方式的非易失性半导体存储器中，在存储单元的栅电极4a的侧壁部分形成的氧化硅膜9a比在外围晶体管的栅电极4b的侧壁部分形成的氧化硅膜薄。因此，一面可以为了减小外围晶体管的结漏电流而进行必要的刻蚀损伤修复，一面还可以减少在存储单元的栅电极4a的侧壁部分形成的氧化硅膜9a的形成量。其结果是可以使由微小尺寸的存储单元的栅电极宽度所限定的有效沟道宽度减小变少，从而可以得到高性能的元件特性。另一方面，由于外围晶体管具有可以忽略栅电极4b的侧壁部分的氧化量的程度的充分宽的电极宽度，即使栅电极4b的侧壁部分的氧化量比存储单元大也没有问题。
图3(a)为图2(a)中所示的存储单元的元件区域6a、栅绝缘膜3a、栅电极4a层积部分的放大图，图3(b)为图2(b)所示的外围晶体管的元件区域6b、栅绝缘膜3b、栅电极4b层积部分的放大图。
在存储单元的元件区域6a的侧壁部分形成的氧化硅膜8a的膜厚Tsa比在外围晶体管的元件区域6b的侧壁部分形成的氧化硅膜8b的膜厚Tsb薄。此外，在存储单元的栅电极4a的侧壁部分形成的氧化硅膜9a的膜厚Tga比在外围晶体管的栅电极4b的侧壁部分形成的氧化硅膜9b的膜厚Tgb薄。
在这里，当通过热氧化对元件区域(硅衬底)的侧壁及栅电极的侧壁进行氧化时，由于多晶硅的栅电极的氧化速度比单晶硅的元件区域的氧化速度快，栅电极的侧壁的氧化比元件区域侧壁的多。因此，如图3(a)所示，存储单元的栅电极4a的边缘比元件区域6a的边缘还要靠近内侧La距离的位置。同样，如图3(b)所示，外围晶体管的栅电极4b的边缘位于比硅衬底上形成的元件区域6b的边缘还要靠近内侧Lb距离的位置。
虽然多晶硅与单晶硅的氧化速度的比率不取决于元件隔离区域的宽度，但在存储单元中由于元件隔离区域的宽度窄，氧化被抑制。其结果是使距离La比距离Lb的值小。据此，如图3(a)及图3(b)所示，根据分别在元件区域6a、6b的侧壁上形成氧化硅膜8a、8b以在元件隔离区域形成的元件隔离用沟内产生凹陷之后，做成用氧化硅膜10完全填满元件隔离用沟的结构，即便对元件区域的侧壁上形成的氧化硅膜8a、8b的膜厚难以测定时，也可以推测出存储单元的氧化硅膜8a的膜厚Tsa比外围晶体管的氧化硅膜8b的膜厚Tsb薄。
此外，在本实施方式的非易失性半导体存储器中，如图3(a)及图3(b)所示，在存储单元的栅绝缘膜3a的边缘部分形成的楔形氧化膜8sa、9ga的量比在外围晶体管的栅绝缘膜3b的边缘部分形成的楔形氧化膜8sb、9gb的量小。即，从存储单元的元件区域的6a边缘形成的楔形氧化膜8sa的水平方向的距离Bsa，比从外围晶体管的元件区域6b边缘形成的楔形氧化膜8sb的水平方向的距离Bsb小。同样，自存储单元的栅电极4a边缘形成的楔形氧化膜9ga的水平方向的距离Bga，比自外围晶体管的栅电极4b边缘形成的楔形氧化膜9gb的水平方向的距离Bgb小。此外，存储单元的元件区域6a边缘形成的楔形氧化膜8sa的角度θsa比外围晶体管的元件区域6b边缘形成的楔形氧化膜8sb的角度θsb小。同样，存储单元的栅电极4a边缘形成的楔形氧化膜9ga的角度θga比外围晶体管的栅电极4b边缘形成的楔形氧化膜9gb的角度θgb小。
这样，由于在存储单元的栅绝缘膜3a上形成的楔形氧化膜8sa(或9ga)比在外围晶体管的栅绝缘膜3b上形成的楔形氧化膜8sb(或9gb)小，所以，对于沟道区域的宽度细小的存储单元，可以抑制其栅绝缘膜3a的有效膜厚的增加，从而获得高性能的元件特性。另一方面，由于外围晶体管沟道区域宽度宽到可以忽略在栅绝缘膜3b上形成的楔形氧化膜的面积，因此，即使在栅绝缘膜3b上形成比存储单元的楔形氧化膜大的楔形氧化膜，也没有问题。
而且，在栅绝缘膜3a、3b上形成的楔形氧化膜在水平方向的距离和角度没有必要总是满足上述关系，只要满足上述关系之一，就可以使存储单元的元件达到高性能。
根据如上所述的本实施方式的半导体器件，在为了抑制结的漏电流而对外围晶体管进行充分氧化、去除刻蚀损伤的同时，可以对存储单元抑制在所必需的氧化量。据此，可以防止因存储单元元件区域宽度减小所造成的元件特性的恶化。
以下，参考图2及图4～图10，对本实施方式涉及的非易失性半导体存储器的制造方法的例子进行说明。各图中(a)为存储单元的剖面图，(b)为外围晶体管的剖面图。
首先，如图4(a)及图4(b)所示，在硅半导体衬底1内以离子注入法形成存储单元的阱/沟道区域2a和外围晶体管的阱/沟道区域2b。接着，在硅衬底1的表面上形成存储单元和外围晶体管的栅绝缘膜(如氧化硅膜)3。其后，在栅绝缘膜3上形成存储单元的栅电极和作为外围晶体管的栅电极的一部分的第1栅电极层(如多晶硅)4。进而，在第1栅电极层4上形成氮化硅膜5。该氮化硅膜5成为用于刻蚀加工形成元件隔离区域的元件隔离用沟所用的掩膜材料。
接着，用光刻法将光刻胶膜图案化以保护元件区域。然后，如图5(a)及图5(b)所示，按照掩膜材料5、第1栅电极层4、栅绝缘膜3、硅衬底1的顺序用RIE法进行刻蚀，在硅衬底1内形成用于形成存储单元的元件隔离区域7a的元件隔离用沟和用于形成外围晶体管的元件隔离区域7b的元件隔离用沟。元件隔离区域7a、7b分别用于隔开存储单元的元件区域6a以及外围晶体管的元件区域6b。另外，存储单元的元件区域6a的宽度比外围晶体管的元件区域6b的宽度小，且存储单元的元件隔离区域7a的宽度比外围晶体管的元件隔离区域7b的宽度小。例如，存储单元的元件隔离区域7a的宽度为小于等于0.1μm，而外围晶体管的元件隔离区域7b的宽度为大于等于1μm。
接下来，如图6(a)及图6(b)所示，通过热氧化对硅衬底1的表面进行氧化，在形成硅衬底1的元件隔离区域7a的元件隔离用沟的表面上形成氧化硅膜8a，同时，在形成硅衬底1的元件隔离区域7b的元件隔离用沟的表面上形成氧化硅膜8b。该热氧化同时在存储单元的栅电极4a的侧壁上形成氧化硅膜9a，在外围晶体管的栅电极4b的侧壁上形成氧化硅膜9b。
此时，通过在上述热氧化中使用利用了自由基氧的氧化，可以使形成在元件隔离区域7a宽度小的存储单元的元件区域6a的侧壁上的氧化硅膜8a比在元件隔离区域7b宽度较大的外围晶体管的元件区域6b的侧壁上形成的氧化硅膜8b薄。此外，在存储单元的栅电极4a的侧壁上形成的氧化硅膜9a比在外围晶体管的栅电极4b的侧壁上形成的氧化硅膜9b薄。这是因为，元件区域和栅电极的侧壁上的氧化量取决于元件隔离区域的宽度，在元件隔离区域7a的宽度小的存储单元中的氧化量少，而在具有宽度比元件隔离区域7a大的元件隔离区域7b的外围晶体管中，氧化量多。
例如，通过在氧化气氛、压力、处理温度、氧化时间分别为Ar/H2/O2＝500/5/5sccm、133.33pa、600℃、40Sec的条件下进行采用自由基氧的氧化，在存储单元的元件区域6a的侧壁上形成2nm的氧化硅膜8a，在栅电极4a的侧壁上形成2.4nm的氧化硅膜。与此同时，在外围晶体管的元件区域6b的侧壁上形成4nm的氧化硅膜8b，在栅电极4b的侧壁上形成4.8nm的氧化硅膜9b。
这样，通过使用利用自由基氧的氧化，可以由一次氧化工序在存储单元的元件区域6a的侧壁上形成薄氧化硅膜8a，与此同时，在外围晶体管的元件区域6b的侧壁上形成比氧化硅膜8a厚的氧化硅膜8b。据此，对于存储单元与外围晶体管，不是分别形成元件隔离区域，而是可以通过一次工序在元件区域的侧壁上形成膜厚不同的氧化硅膜，从而可以抑制制造成本。
接着，在形成元件隔离区域7a、7b的元件隔离用沟中形成元件隔离绝缘膜(如氧化硅膜)10，并用CMP法进行平坦化。其后去除掩模材料5，如图7(a)和图7(b)所示，在视需要通过刻蚀来降低存储单元部的元件隔离绝缘膜10的高度后，形成栅间绝缘膜11。
然后，如图8(b)所示，对外围晶体管去除栅间绝缘膜11的一部分，同时，对选择晶体管去除栅间绝缘膜11的一部分(图中未示出)。接着，如图8(a)及图8(b)所示，形成作为存储单元的控制栅电极的、含有多晶硅和硅化物的层积膜的第2栅电极层12。在这里，外围晶体管和选择晶体管中的第1栅电极层和第2栅电极层12电连接。
接下来，在第2栅电极层12上，用光刻法进行图案化并形成用于保护栅电极的光刻胶膜。进而，按第2栅电极层12、栅绝缘膜11、第1栅电极层4a、4b的顺序进行刻蚀，如图9(a)和图9(b)所示，形成存储单元的浮栅电极4a和控制栅电极12a、选择晶体管的栅电极4a’、12a’，和外围晶体管的栅电极4b、12b。图9(a)和图9(b)表示与图8(a)及图8(b)中所示剖面垂直方向的剖面图。
接下来，如图10(a)和图10(b)所示，视需要对栅绝缘膜的侧壁进行热氧化，以通常已知的方法形成源/漏扩散层13、层间绝缘膜14、接触电极15和位线接触电极15a、布线16和位线16a。据此，制造出存储单元和外围晶体管。图2为在与图10(a)及图10(b)垂直方向上包含栅电极的剖面图。
此后，以通常已知的方法，再形成上层的布线层，完成非易失性半导体存储器。
在上述制造方法中，在形成元件隔离用沟之后，通过使用自由基氧的热氧化法对元件区域的半导体侧壁进行氧化去除刻蚀损伤的工序。由此，可以使在元件隔离区域宽度窄(元件区域间的距离小)的存储单元的元件区域侧壁上形成的氧化膜的厚度小于在元件隔离区域宽度宽(元件区域间的距离大)的外围晶体管的元件区域侧壁上形成的氧化膜的厚度。
通过上述利用自由基氧的热氧化法，通过一次氧化工序就可以使得在储单元的元件区域侧壁上形成的氧化膜的膜厚比在外围晶体管的元件区域侧壁上形成的氧化膜的厚度薄，因此，可以防止元件特性的恶化而不提高制造成本。即，不是分别形成存储单元和外围晶体管的元件隔离区域、并对元件区域的侧壁分别进行氧化，而是可以通过同一氧化工序使得存储单元的元件区域侧壁上的氧化膜的膜厚比外围晶体管的元件区域侧壁上的氧化膜的厚度薄。因此，可以通过存储单元的元件区域宽度的减小来防止元件特性的恶化而不会造成因制造工序的增加所导致的制造成本的上升。
如上所述，根据本实施方式的制造方法，可以通过一次工序形成在存储单元的元件区域侧壁上形成的氧化膜厚比在外围晶体管的元件区域侧壁上形成的氧化膜厚度薄的构造。据此，制造成本没有上升，而可以防止元件特性的恶化。
在本实施方式中，给出了以栅绝缘膜、栅电极的一部分为掩膜形成元件隔离区域的例子，但即使在元件隔离区域形成之后形成栅绝缘膜和栅电极时，也可以通过本实施方式所述的利用自由基氧的氧化，使得在元件隔离区域宽度小的存储单元的元件区域侧壁上形成的氧化硅膜比在元件隔离区域宽度大的外围晶体管的元件区域侧壁上形成的氧化硅膜薄，从而得到本发明的效果。
此外，上述的实施方式并非唯一的实施方式，通过对上述结构进行变更或者追加各种结构，可以形成各种各样的实施方式。
权利要求
1.一种半导体器件，包括半导体衬底；在上述半导体衬底上形成的第1隔离区域；由上述第1隔离区域所隔开的第1元件区域；在上述第1元件区域上形成的第1栅绝缘膜；在上述第1栅绝缘膜上形成的第1栅电极；在上述半导体衬底上形成的第2隔离区域；由上述第2隔离区域所隔开的第2元件区域；在上述第2元件区域上形成的第2栅绝缘膜；在上述第2栅绝缘膜上形成的第2栅电极；在上述第1隔离区域与上述第1元件区域之间形成的第1氧化膜；和在上述第2隔离区域与上述第2元件区域之间形成的第2氧化膜，其中，上述第1隔离区域的宽度比上述第2隔离区域的宽度窄；且上述第1氧化膜的厚度比上述第2氧化膜的厚度薄。
2.权利要求1中记载的半导体器件，其中，在上述第1元件区域的沟道宽度方向上，邻接上述第1栅绝缘膜的上述第1栅电极的宽度比邻接上述第1栅绝缘膜的上述第1元件区域的宽度窄。
3.权利要求1中记载的半导体器件，其中，在上述第1元件区域的沟道宽度方向上、从上述第1栅电极的边缘至上述第1栅绝缘膜的边缘上的上述第1栅绝缘膜的膜厚厚的部分的水平方向的距离比在上述第2元件区域的沟道宽度方向上、从上述第2栅电极的边缘至上述第2栅绝缘膜的边缘上的上述第2栅绝缘膜的膜厚厚的部分的水平方向的距离小。
4.权利要求1中记载的半导体器件，其中，由上述第1栅绝缘膜与上述半导体衬底表面之间的界面和沿上述第1元件区域的沟道宽度方向的上述第1栅绝缘膜边缘部分的水平方向所成的角度，比由上述第2栅绝缘膜与上述半导体衬底表面之间的界面和沿上述第2元件区域的沟道宽度方向的上述第2栅绝缘膜边缘部分的水平方向所成的角度小。
5.权利要求1中记载的半导体器件，其特征为，上述第1栅电极是浮栅电极，作为控制电极的上述第2栅电极与上述第1栅电极之间夹着绝缘膜形成在上述第1栅电极之上。
6.一种半导体器件，包括半导体衬底；在上述半导体衬底上形成的第1隔离区域；由上述第1隔离区域所隔开的第1元件区域；在上述第1元件区域上形成的第1栅绝缘膜；在上述第1栅绝缘膜上形成的第1栅电极；在上述半导体衬底上形成的第2隔离区域；由上述第2隔离区域所隔开的第2元件区域；在上述第2元件区域上形成的第2栅绝缘膜；和在上述第2栅绝缘膜上形成的第2栅电极，其中，上述第1隔离区域的宽度比上述第2隔离区域的宽度窄；在上述第1元件区域的沟道宽度方向上、邻接上述第1栅绝缘膜的上述第1栅电极的宽度比邻接上述第1栅绝缘膜的上述第1元件区域的宽度窄；在上述第2元件区域的沟道宽度方向上、邻接上述第2栅绝缘膜的上述第2栅电极的宽度比邻接上述第2栅绝缘膜的上述第2元件区域的宽度窄；以及在上述第1元件区域的沟道宽度方向上、从上述第1元件区域的边缘至上述第1栅电极的边缘的水平距离比在上述第2元件区域的沟道宽度方向上、从上述第2元件区域的边缘至上述第2栅电极的边缘的水平距离小。
7.权利要求6中记载的半导体器件，还包括在上述第1隔离区域与上述第1元件区域之间形成的第1氧化膜；在上述第2隔离区域与上述第2元件区域之间形成的第2氧化膜，上述第1氧化膜的厚度比上述第2氧化膜的厚度薄。
8.权利要求6中记载的半导体器件，其中，在上述第1元件区域的沟道宽度方向上、在上述第1栅绝缘膜的边缘部分上的上述第1栅绝缘膜的厚的部分从上述第1栅电极的边缘的水平距离比在上述第2元件区域的沟道宽度方向上、在上述第2栅绝缘膜的边缘部分上的上述第2栅绝缘膜的厚的部分从上述第2栅电极的边缘的水平距离小。
9.权利要求6中记载的半导体器件，其特征为，由上述第1栅绝缘膜与上述半导体衬底表面间的界面和沿上述第1元件区域的沟道宽度方向的上述第1栅绝缘膜边缘部分的水平方向所成的角度，比由上述第2栅绝缘膜与上述半导体衬底表面间的界面和沿上述第2元件区域的沟道宽度方向的上述第2栅绝缘膜边缘部分的水平方向所成的角度小。
10.权利要求6中记载的半导体器件，其特征为，由上述第1栅绝缘膜与上述第1栅电极之间的界面和沿上述第1元件区域的沟道宽度方向的上述第1栅绝缘膜边缘部分的水平方向所成的角度，比由上述第2栅绝缘膜与上述第2栅电极之间的界面和沿上述第2元件区域的沟道宽度方向的上述第2栅绝缘膜边缘部分的水平方向所成的角度小。
11.权利要求6中记载的半导体器件，其中，上述第1栅电极是浮栅电极，作为控制电极的上述第2栅电极在上述第1栅电极上面形成，且在上述第1栅电极与上述第2栅电极之间隔着绝缘膜。
12.一种半导体器件的制造方法，包括在半导体衬底上形成作为栅绝缘膜的膜和作为栅电极的膜；去除作为栅电极的上述膜、作为栅绝缘膜的上述膜和上述半导体衬底来形成第1隔离沟，并形成由上述第1元件隔离区域所隔开的第1元件区域、第1栅绝缘膜和第1栅电极；去除作为栅电极的上述膜、作为栅绝缘膜的上述膜和上述半导体衬底来形成第2隔离沟，并形成由上述第2元件隔离区域所隔开的第2元件区域、第2栅绝缘膜和第2栅电极；以及在上述第1元件区域的侧壁上形成第1氧化膜，同时在上述第2元件区域的侧壁上形成第2氧化膜，其中，上述第1隔离沟的宽度比上述第2隔离沟的宽度窄；且上述第1氧化膜的膜厚比上述第2氧化膜的厚度薄。
13.权利要求12中记载的半导体器件的制造方法，其中，在上述第1元件区域的沟道宽度方向上，邻接上述第1栅绝缘膜的上述第1栅电极的宽度比邻接上述第1栅绝缘膜的上述第1元件区域的宽度窄；在上述第2元件区域的沟道宽度方向上，邻接上述第2栅绝缘膜的上述第2栅电极的宽度比邻接上述第2栅绝缘膜的上述第2元件区域的宽度窄。
14.权利要求12中记载的半导体器件的制造方法，其中，通过同一工序形成上述第1和第2隔离沟。
15.权利要求12中记载的半导体器件的制造方法，其中，通过同一工序形上述第1和第2氧化膜。
16.权利要求15中记载的半导体器件的制造方法，其中，在含有自由基氧的气氛中形成上述第1和第2氧化膜。
17.权利要求12中记载的半导体器件的制造方法，其中，上述第1栅电极是浮栅电极，作为控制电极的上述第2栅电极在上述第1栅电极上面形成，并在上述第1栅电极与上述第2栅电极之间插入绝缘膜。
全文摘要
本发明提供一种可以防止因存储单元元件区域宽度的减小导致元件特性恶化的半导体器件。该半导体器件具有在半导体衬底1上形成的元件隔离区域7a、由元件隔离区域7a所隔开的元件区域6a、在元件区域6a上形成的栅绝缘膜3a、在栅绝缘膜3a上形成的栅电极4a。此外，还具有在半导体衬底1上形成的元件隔离区域7b、由元件隔离区域7b所隔开的元件区域6b、在元件区域6b上形成的栅绝缘膜3b、在栅绝缘膜3b上形成的栅电极4b。在元件隔离区域7a和元件区域6a之间形成氧化硅膜8a，在元件隔离区域7b和元件区域6b之间形成氧化硅膜8b。元件隔离区域7a的宽度比元件隔离区域7b的宽度窄，氧化硅膜8a的厚度比氧化硅膜8b的厚度薄。
文档编号H01L21/8239GK1819207SQ20061000636
公开日2006年8月16日 申请日期2006年1月17日 优先权日2005年1月17日
发明者八重樫利武, 盐泽顺一 申请人:株式会社东芝