专利名称：半导体结构和制造半导体结构的方法
技术领域：
本发明涉及具有提高的电子和空穴迁移率的半导体材料，更具体地，涉及包括具有提高的电子和空穴迁移率的含硅(Si)层的半导体材料。本发明还提供了用于形成直接在绝缘层上的应变半导体材料(SSDOI)的方法。
背景技术：
近三十多年来，硅金属氧化物半导体场效应晶体管(MOSFET)的持续缩小已经带动了全世界的半导体工业。各种针对持续缩小尺寸的论调已经阐述了十几年，尽管具有许多挑战，但是变革的历史仍支持摩尔定律。但是，如今已经有信号表明，金属氧化物半导体晶体管正开始达到它们传统的缩小极限。在2002修订的国际半导体技术发展线路图(ITRS)的“Grand Challenges”部分中能够找到持续的CMOS缩小尺寸所面临的近期和远期挑战的简要概述。在2001年3月的Proc.IEEE，Vol.89，No.3中能够找到对于器件、材料、电路和系统的非常全面的评论，专门讨论半导体技术极限的具体问题。
由于改进MOSFET以及因此通过持续缩小尺寸来提高互补金属氧化物半导体(CMOS)性能正变得越来越困难，所以不通过缩小尺寸来提高性能的方法已经变得非常迫切。一种此类的方法是提高载流子(电子和/或空穴)迁移率。可以通过(1)在Si晶格中引入适当的应变、(2)在不同于传统的<100>Si方向被取向的Si表面上构建MOSFET、或者(3)通过(1)和(2)的组合来实现提高载流子迁移率。
关注方法(1)，施加应力或应变改变了含Si层的晶格尺寸。通过改变晶格尺寸，材料的能带隙也被改变。由于应力导致的有效质量和能带结构的改变提高或降低了电子和/或空穴的迁移率。
N型沟道场效应晶体管(nFET)为了基于应变的器件的改进在沟道上需要拉力，而p型沟道场效应晶体管(pFET)为了基于应变的器件的改进在沟道上需要压力。
关于方法(2)，已知电子对于(100)Si表面取向具有高的迁移率，而空穴对于(110)表面取向具有高的迁移率。即，在(100)Si上的空穴迁移率的值大约比此晶体学取向上对应的电子空穴迁移率小两倍。为了补偿此差异，通常将pFET设计的具有较大的宽度，以使上拉电流与nFET下拉电流平衡，达到均匀的电路切换。但是，nFET具有较大的宽度是不理想的，因为它们占据了较大的芯片面积。
另一方面，在Si的(110)晶面上的空穴迁移率大约比在Si的(100)晶面上的高两倍；因此，形成在具有(110)晶面的表面上的pFET将比形成在具有(100)晶面的表面上的pFET具有明显较高的驱动电流。但是，Si的(110)晶面上的电子迁移率与Si的(100)晶面上的相比明显下降。
将具有多晶体学取向的应变硅与直接在绝缘体上硅(SDOI)集成的技术引起人们的兴趣。SDOI衬底降低了集成电路内的寄生电容，降低了各自电路的负载并降低了锁存的发生率，由此提高了电路和芯片的性能。
考虑到上述的情况，持续地需要为直接在绝缘体上的应变Si(SSDOI)衬底提供多晶体学取向以及相同或不同的应力水平。
发明内容
本发明的目的在于提供一种直接在绝缘体上的多晶体学取向应变Si(SSDOI)衬底。
本发明的另一个目的在于提供一种集成了(100)晶面上的应变硅nFET与(110)晶面上的应变硅pFET的SSDOI衬底。
通过利用一种提供多取向SSDOI衬底的方法来实现这些和其它的目的以及优点，该方法包括结合、掩膜、刻蚀和外延生长工艺步骤。具体地，本发明的方法包括以下步骤提供分层的结构，该分层的结构包括由第一晶格尺寸材料层分开的第一衬底和多取向表面层，所述多取向表面层包括第一区域和第二区域，所述第一区域包括通过所述第一晶格尺寸材料的再生部分与所述第一晶格尺寸材料层分开的第一应变半导体层，所述第二区域包括在第二晶格尺寸材料顶上的并且通过介电材料与所述第一晶格尺寸材料层和所述第一区域分开的第二应变半导体层；在所述多取向表面层上形成绝缘材料；将第二衬底结合到所述绝缘材料；以及去除所述第一衬底、所述第一晶格尺寸材料层、所述第一晶格尺寸材料的再生部分、在所述第二区域中的所述第二晶格尺寸材料、在所述第一区域中的所述第一晶格尺寸材料以及所述介电材料的一部分，以便露出所述第一应变半导体层和所述第二应变半导体层的表面，其中所述第一应变半导体层与所述第二应变半导体层具有不同的晶体学取向，并具有相同或不同的内部应力。
按照本发明，可以通过提供结合结构来提供分层的结构，该结合结构包括在介电材料层顶上的第二晶格尺寸材料层，其中介电材料层在第一晶格尺寸材料层的顶上，其中第一晶格尺寸材料结合到第一衬底。第一晶格尺寸材料与第二晶格尺寸材料具有不同的晶体学取向。
传统的层传送和热结合方法可以提供该分层的结构。通过在第一晶体学取向材料的顶上沉积第一晶格修改材料来形成第一晶格尺寸材料层，其中在随后的退火期间，第一晶格修改材料与第一晶体学取向材料的热混合形成了第一晶格尺寸材料。通过在第二晶体学取向材料的顶上沉积第二晶格修改材料来形成第二晶格尺寸材料层，其中在随后的退火期间，第二晶格修改材料与第二晶体学取向材料的热混合形成了第二晶格尺寸材料。上述的沉积工艺是SiGe的外延生长，其中Ge浓度控制了沉积层的晶格尺寸。除非以其它方式具体指出之外，此处提及的晶格尺寸是指面内的晶格尺寸。
在接下来的工艺步骤中，保护结合结构的一部分，同时刻蚀结合结构的另一部分，以便露出第一晶格尺寸材料的表面。第二取向材料和介电材料的剩余部分位于所述第二器件区域内。
然后邻近第二区域形成间隔物，并在所述第一区域中的第一晶格尺寸材料层的暴露表面上形成第一晶格尺寸材料的再生部分。然后处理第一晶格尺寸材料的再生部分的上表面，使其基本上与第二区域中的第二晶格尺寸材料的上表面共面。
在接下来的工艺步骤中，在第一晶格尺寸材料的顶上外延生长第一应变半导体层，并在第二晶格尺寸材料的顶上外延生长第二应变半导体层，以便提供在第一区域中含有第一应变半导体层以及在第二区域中含有第二应变半导体层的多取向表面层。第一应变半导体材料和第二应变半导体材料可以具有相同或不同的厚度，其中可以使用块掩膜独立地处理每个应变半导体层。
然后通过使用传统的沉积方法沉积氧化物而在多取向表面的顶上形成绝缘层。然后通过化学机械抛光(CMP)等平坦化工艺来平坦化绝缘层，以便为热结合提供平坦的表面。
然后使用热结合将第二衬底结合到绝缘层。通过去除至少第一衬底、介电材料层、在第一晶格尺寸材料和第二晶格尺寸材料来暴露出第一和第二应变半导体层。所得到的结构是具有多取向的直接在绝缘体上的应变Si(SSDOI)衬底，其中SSDOI衬底的每个区域可以具有针对pFET和/或nFET器件被优化的晶体学取向和应变。
在本发明的另一个实施例中，提供一种用于产生多取向SSDOI衬底的方法，其中该方法使用的最初结构不包括将多取向表面层与第一衬底分开的第一晶格尺寸材料层，如参照先前实施例所述。广泛的，本发明的此实施例包括提供分层的结构，该分层的结构包括通过介电材料层结合到多取向表面层的第一衬底，所述多取向表面层具有第一区域和第二区域，所述第一区域包括位于第一晶格尺寸材料上的第一应变半导体层，所述第二区域包括位于第二晶格尺寸材料上的第二应变半导体层，其中所述第一区域和所述第二区域通过间隔物分开；
在所述多取向表面层上形成绝缘材料层；将第二衬底结合到所述绝缘材料层；以及去除至少所述第一衬底、所述介电材料层、所示第一晶格尺寸材料和所述第二晶格尺寸材料，以便露出所述第一应变层和所述第二应变层的表面，其中所述第一应变半导体层与所述第二应变半导体层具有不同的晶体学取向和内部应力。
在此实施例中，在使用层传送方法之前，可以在单个衬底上形成第一晶格尺寸材料和第二晶格尺寸材料。
按照本发明，通过提供结合结构来开始用于提供分层的结构的最初工艺步骤，该结合结构包括第一取向材料衬底、在第一取向材料衬底顶上的介电材料层、在介电材料层顶上的平坦化停止层、在平坦化停止层顶上的第二取向材料层。
然后保护结合结构的一部分，同时使结合结构的另一部分未受保护，其中刻蚀结合结构的暴露部分，以便露出第一取向材料衬底的表面。然后在第二取向材料层和介电材料的剩余部分的周围形成绝缘材料间隔物，由此限定第二区域。然后述第一区域中的第一取向衬底的暴露表面上再生长第一取向材料。在接下来的工艺步骤中，在第一取向材料衬底中产生损坏的界面，并将第一衬底热结合到第二取向材料的上表面。在结合期间，在损坏的界面处分开第一取向材料衬底。
然后通过用于去除第一取向材料衬底的剩余部分的选择性刻蚀工艺来暴露出第一区域中的第一取向材料和第二区域中的第二取向材料。然后热混合第一浓度的晶格修改材料与第一取向材料，以便形成第一晶格尺寸表面，热混合第二浓度的晶格修改材料与第二取向材料，以便提供第二晶格尺寸表面。
最后，在第一晶格尺寸表面的顶上外延生长第一应变半导体层，并在第二晶格尺寸表面的顶上外延生长第二应变半导体层，以便提供在第一晶格尺寸材料上具有第一应变半导体层以及在第二晶格尺寸材料上具有第二应变半导体层的多取向表面层。
本发明的另一方面是通过上述方法形成的创造性的多取向SSDOI衬底。广泛的，本发明的结构包括衬底；在所述衬底顶上的绝缘层；和位于所述绝缘层顶上并与绝缘层直接接触的半导体层，所述半导体层包括第一应变Si区域和第二应变Si区域；其中所述第一应变Si区域与所述第二应变Si区域具有不同的晶体学取向。
按照本发明，第一应变半导体层进一步包括至少一个pFET器件，第二应变半导体层进一步包括至少一个nFET器件，当第一晶体学取向具有(110)晶面时，第二晶体学取向具有(100)晶面。在本发明的一个实施例中，第一应变半导体层具有比第二应变半导体层高的内部应力，其中优选地在第一区域中形成pFET器件，在第二区域中形成nFET器件。
图1至7给出了在本发明一个实施例中用于形成具有多晶体学取向面的SSDOI衬底的基本处理步骤的示意图(贯穿的剖面图)；图8至19给出了在本发明另一个实施例中用于形成具有多晶体学取向面的SSDOI衬底的基本处理步骤的示意图(贯穿的剖面图)。
具体实施例方式
本发明提供了形成具有不同晶体学表面的SSDOI衬底的方法，将通过参照下面的说明以及用于补充本发明的附图来更详细地说明本发明。在附图中，通过相同的参考标记来表示相同和相似的元件。
现在参照图1至7说明本发明的第一实施例。此实施例提供了一种包括通过绝缘材料分开的多个区域的SSDOI衬底，其中每个区域具有能够针对具体类型的半导体器件而被优化的晶体学取向和内部应力。例如，下面的方法能够提供具有晶体学取向和内部应力的针对nFET器件被优化的第一区域，以及具有晶体学取向和内部应力的针对pFET器件被优化的第二区域。
首先参照图1显示的最初结构，其中显示了结合衬底10，即，混合衬底。如图所示，结合衬底10包括一层第二晶格尺寸材料层16、介电材料层14、第一晶格尺寸材料层17、第一氧化物层18和第一衬底12。
第二晶格尺寸材料层16优选地包括SiGe。第二晶格尺寸材料层16通常具有浓度范围从大约20％到大约40％的Ge，其中选择Ge的浓度以便在随后形成的第二应变半导体层中产生适于pFET的应力。Ge浓度以原子数百分比来表示。或者，生长具有浓度范围从大约5％到大约30％的Ge的第二晶格尺寸材料层16，其中选择Ge的浓度以便在随后形成的第二半导体层中产生适于nFET的应力。或者，第二晶格尺寸材料层16可以包括任何能够在随后形成的外延Si中产生固有应变的材料，例如掺有碳的Si。
第二晶格尺寸材料层16具有第二晶体学取向，优选地是(110)晶面。尽管(110)晶面是优选的，但是第二晶格尺寸材料层16可选地可以具有第一晶体学取向，其具有(111)晶面、(100)晶面或其它的晶面。
位于第二晶格尺寸材料层16与第一晶格尺寸材料层17之间的介电材料层14优选地是氧化物，例如SiO2，并具有可根据用于产生结合衬底10的最初晶片而变化的厚度。但是，介电材料层14通常具有大约10nm至大约500nm的厚度，更优选地是具有大约20nm至大约100nm的厚度。
第一晶格尺寸材料层17优选地包括SiGe。第一晶格尺寸材料层17通常具有浓度范围从大约5％到大约30％的Ge，其中选择Ge的浓度以便在随后形成的第一应变半导体层中产生适于nFET的应力。或者，生长具有浓度范围从大约20％到大约40％的Ge的第一晶格尺寸材料层17，其中选择Ge的浓度以便在随后形成的第二半导体层中产生适于pFET的应力。或者，第一晶格尺寸材料层17可以包括任何能够在随后形成的外延Si中产生固有应变的材料，例如掺有碳的Si。
第一晶格尺寸材料层17具有第一晶体学取向，其不同于第二晶格尺寸材料层16。由于第二晶格尺寸材料层16优选地是具有(110)晶面的表面，所以第一晶格尺寸材料具有(100)晶面。尽管(100)晶面是优选的，但是第一晶格尺寸材料层17可选地可以具有第一晶体学取向，其具有(111)晶面、(110)晶面或其它的晶面。
可以使用传统的热结合方法来形成结合衬底10。具体地，首先提供第一SOI晶片和第二SOI晶片。第一SOI晶片包括在第一氧化物层18顶上的第一取向材料，其中第一氧化物层18在第一衬底12上。第二SOI晶片包括在处理晶片顶上的第二取向材料。第一和第二取向材料可以包括含Si的材料，其中第一取向材料的晶体学取向不同于第二取向材料的晶体学取向。或者，第一取向材料的晶体学取向与第二取向材料的晶体学取向相同。
然后在第一取向材料顶上形成第一浓度的晶格修改材料，在第二取向材料顶上形成第二浓度的晶格修改材料。第一浓度和第二浓度的晶格修改材料可以是通过外延生长形成的SiGe。第一浓度的晶格修改材料可以是具有浓度范围从大约5％到大约30％的Ge的SiGe。第二浓度的晶格修改材料可以是具有浓度范围从大约20％到大约40％的Ge的SiGe。
然后使用热处理(例如，快速热退火(RTA)或炉退火，优选地是温度大于1200℃的高温氧化)对第一和第二衬底进行退火。在退火期间，第一浓度的晶格修改材料与第一取向材料混合以提供第一晶格尺寸材料层17，第二晶格浓度的晶格修改材料与第二取向材料混合以提供第二晶格尺寸材料层16。第一取向材料的晶体学取向保持在第一晶格尺寸材料中，第二取向材料的晶体学取向保持在第二晶格尺寸材料中。优选地，第一晶格尺寸材料在随后形成的第一应变半导体层中产生内部应变，用于增加nFET器件中的载流子迁移率。优选地，第二晶格尺寸材料在随后形成的第二应变半导体层中产生内部应变，用于增加pFET器件中的载流子迁移率。
在退火期间，在第一晶格尺寸材料17和第二晶格尺寸材料16的顶上形成热氧化物层，并且出现松弛(假设这些材料是亚稳态的，即，厚度超过高温退火时应变松弛的临界厚度)。
在退火之后，将氢注入到第二衬底会在处理晶片中产生损坏的界面。可以通过传统的离子注入使用范围从大约1×1016原子/cm2到大约2×1017原子/cm2的剂量来注入氢离子。可以使用范围从大约50keV到大约150keV的注入能量来注入氢原子。
然后通过对第一和第二晶格尺寸材料层17、16具有选择性的刻蚀工艺来去除在第一和第二衬底的每个衬底的表面上的热氧化物，并露出第一和第二晶格尺寸材料层17、16。在接下来的工艺步骤中，将第二衬底的第一晶格尺寸材料层17露出的表面通过介电材料层14热结合到第一衬底。然后在损坏的界面附近分离第一处理晶片，其中丢弃了第一处理晶片的绝大部分，通过选择性刻蚀来去除第一处理晶片的剩余部分，提供了图1所示的结合衬底。
在接下来的工艺步骤中，在第二晶格尺寸材料层16的预先确定的部分上形成刻蚀掩膜，以便保护结合衬底10的一部分，而留下结合衬底10的另一部分未受保护。刻蚀掩膜可以包括光刻胶或者单层或多层的电介质硬掩膜。结合衬底10的未保护的部分定义了该结构的第一区域24，而衬底10的受保护的部分定义了第二区域22。在提供了刻蚀掩膜之后，使该结构经过一个或多个刻蚀步骤，以便露出第一晶格尺寸材料层17的表面。具体地，本发明此处使用的一个或多个刻蚀步骤去除了第二晶格尺寸材料层16和介电材料层14的未受保护的部分，停止在第一晶格尺寸材料层17上。刻蚀可以包括干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀或激光刻蚀。然后去除刻蚀掩膜。
在一个实施例中，在定义第一和第二器件区域24、22之前，可以在第二晶格尺寸材料层16的顶上形成刻蚀停止层19。刻蚀停止层19优选地包括氮化物，例如Si3N4。可以通过传统的方法(例如化学气相沉积)沉积刻蚀停止层19，刻蚀停止层19能够具有大约5nm至大约20nm的厚度范围，通常具有大约10nm的厚度范围。
然后在第二区域22中的第二晶格尺寸材料层16和介电材料层14的剩余部分的侧壁和顶上形成绝缘材料间隔物25，如图2所示。通过沉积和刻蚀来形成绝缘材料间隔物25，例如，绝缘材料间隔物25可由任何绝缘体构成，例如由氧化物构成。
参照图3，在第一晶格尺寸材料层17暴露表面上的第一区域24中外延生长第一晶格尺寸材料26的再生部分。按照本发明，第一晶格尺寸材料26的再生部分具有与第一晶格尺寸材料层17的晶体学取向相同的晶体学取向。优选地，第一晶格尺寸材料26的再生部分的晶体学取向具有(100)晶面。尽管(100)晶向是优选的，但是第一晶格尺寸材料26的再生部分可选地可以具有(111)晶面、(110)晶面或其它的晶面。
第一晶格尺寸材料26的再生部分优选地包括外延生长的SiGe。或者，第一晶格尺寸材料26的再生部分可以包括能够利用外延生长方法形成的、能够在随后形成的外延Si中产生固有应变的任何材料，例如掺有碳的Si。
例如化学机械抛光(CMP)或研磨的平坦化工艺使第一晶格尺寸材料26的再生部分的上表面平坦化，使其基本上与第二晶格尺寸材料层16顶上的刻蚀停止层19平齐，如图3所示。此步骤是可选的，不需要在所有的情况下都进行。然后通过氧化工艺在第一晶格尺寸材料26的再生部分的顶上形成氧化物层。然后使用选择性刻蚀工艺去除氧化物层和刻蚀停止层19，其中第一区域24中的第一晶格尺寸材料26的上表面基本上与第二区域22中的第二晶格尺寸材料16的上表面处于同一平面。
参照图4，在接下来的工艺步骤中，在第一区域24中第一晶格尺寸材料26的再生部分的顶上形成第一应变半导体层44，在第二区域22中第二晶格尺寸材料16的顶上形成第二应变半导体层43。第一应变半导体层44和第二应变半导体层43优选地包括通过外延生长工艺生长的Si。在优选实施例中，第一应变半导体层44具有用于在nFET器件中提供增加的载流子迁移率的内部应力，第二应变半导体层43具有用于在pFET器件中提供增加的载流子迁移率的内部应力。
第一应变半导体层44和第二应变半导体层43可以具有相同或不同的厚度。第一应变半导体层44的厚度不大于其临界厚度。通常，第一应变半导体层具有大约10nm至大约40nm的厚度。第二应变半导体层43的厚度不大于其临界厚度。通常，第二应变半导体层43具有大约10nm至大约40nm的厚度。
在第一应变半导体层44的厚度与第二应变半导体层43的厚度不同的实施例中，在第一晶格尺寸材料26的再生部分上形成第一保护层，而露出所述第二晶格尺寸材料16。第一保护层可以包括硬掩膜，例如氧化物或氮化物。第一保护层优选地包括Si3N4，并具有范围从大约10nm至大约20nm的厚度。可以使用传统的沉积、光刻和刻蚀工艺来形成第一保护层。
然后通过外延生长工艺在第二晶格尺寸材料16的顶上生长第二应变半导体层43。由于选择性外延生长要求含硅表面，所以第二应变半导体层43只生长在第二晶格尺寸材料层16的暴露表面上。然后通过刻蚀或化学剥离去除保护层。
然后能够在第二应变半导体层43上形成成分与第一保护层类似的第二保护层，而露出所述第一晶格尺寸材料26。然后通过外延生长工艺在第一晶格尺寸材料26的顶上生长第一应变半导体层44。类似于第二应变半导体层43，第一应变半导体层只生长含硅表面上。在形成第一应变半导体层44之后，通过刻蚀或化学剥离去除第二保护层。
具有不同晶向的第一应变半导体层44和第二应变半导体层43的表面产生具有第一区域24和第二区域22的多取向表面层58，其中第一区域24包括位于第一晶格尺寸材料26上的第一应变半导体层44，所述第二区域22包括位于第二晶格尺寸材料16上的第二应变半导体层43，如图4所示。
参照图5，在接下来的工艺步骤中，在第一应变半导体层44和第二应变半导体层43的顶上沉积平坦的结合层33(绝缘材料层)。使用传统的沉积和平坦化工艺形成平坦的结合层33。具体地，使用传统的沉积工艺(例如化学气相沉积)形成绝缘材料层。然后使用传统的平坦化工艺(例如CMP)平坦化该绝缘材料层，以产生平坦的结合层33。在接下来的工艺步骤中，通过将氢离子2或其它类似的离子注入到第一衬底12中而在第一衬底12内形成损坏的界面28。可以通过传统的离子注入工艺使用范围从大约1×1016原子/cm2到大约2×1017原子/cm2的剂量来注入氢离子。
仍然参照图5，然后将第二衬底30结合到平坦的结合层33(绝缘材料层)。通过使衬底30与平坦的结合层33的表面紧密接触来实现结合，可选地是向接触的衬底30与平坦的结合层33施加外力，然后在能够结合的条件下加热两个接触的表面。可以在施加外力或没有外力的情况下执行加热步骤。
在结合期间，第一衬底12在第一衬底12的损坏的界面28附近分开，其中去除位于损坏的界面28下面的一部分第一衬底12，而保留位于损坏的界面28上面的一部分第一衬底12。在结合之后，该结构可以转动180度。然后使第一衬底12的剩余部分经历平坦化工艺，例如化学机械抛光(CMP)或研磨工艺。在平坦化工艺之后，通过对绝缘材料层14和绝缘材料间隔物25具有选择性的刻蚀工艺来去除第一衬底12、第一氧化物18和第一晶格尺寸材料层17。在此刻蚀期间，第一晶格尺寸材料26的再生部分的表面38可以是凹陷的。图6显示了通过上述平坦化工艺得到的结构。
参照图7，在接下来的工艺步骤中，去除介电材料层14，并通过对第一晶格尺寸材料26的再生部分和第二晶格尺寸材料16具有选择性的定时刻蚀工艺使绝缘材料25凹陷。该刻蚀工艺可以包括传统的刻蚀工艺，例如反应离子刻蚀(RIE)。然后去除第一晶格尺寸材料26的再生部分和第二晶格尺寸材料16，以便露出第一应变半导体层44和第二应变半导体层43。可以使用对第一应变半导体层44、第二应变半导体层43和绝缘材料25具有高刻蚀选择性的高选择性刻蚀工艺(例如，反应离子刻蚀(RIE))来去除第一晶格尺寸材料26的再生部分和第二晶格尺寸材料16。
然后能够处理第一应变半导体层44和第二应变半导体层43的暴露表面，以提供MOS器件。在优选实施例中，第一应变半导体层44包括至少一个nFET器件110，第二应变半导体层43包括至少一个pFET器件115。
现在参照图8至19来说明本发明的另一个实施例。类似于本发明先前的实施例，图9至16所示的本发明的实施例提供了一种包括通过绝缘材料分开的第一和第二区域的多取向SSDOI衬底，其中每个区域具有针对具体类型的半导体器件而被优化的晶体学取向和内部应力。类似于图1至7所示的先前实施例，本发明此实施例的方法能够提供针对pFET器件被优化的第一区域以及针对nFET器件被优化的第二区域，或者可选地能够提供针对nFET器件被优化的第一区域以及针对pFET器件被优化的第二区域。
首先参照图8显示的最初结构。最初结构包括结合衬底10′，结合衬底10′包括第二取向材料层47、第二平坦化停止层45、介电材料层14、第一平坦化停止层46和第一取向材料衬底48。
第二取向材料层47由任意的半导体材料构成，例如，包括Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III/V族或II/VI族的组合半导体。第二取向材料层47的厚度可以根据用于形成结合衬底10′的初始晶片而变化。通常，第二取向材料层47具有大约5nm至大约500nm的厚度，更优选地是具有大约5nm至大约100nm的厚度。
第二取向材料层47通常具有在(110)晶面中的晶体学取向，第一取向材料衬底48具有优选地是(100)晶面的晶体学取向。第二取向材料层47可选地可以具有(111)晶面、(100)晶面或其它的晶面，第一取向材料衬底48可选地可以具有(111)晶面、(110)晶面或其它的晶面。
第一取向材料衬底48由任何可以与第二取向材料层47相同或不同的半导体材料构成。因此，第一取向材料衬底48可以包括例如，Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它III/V族或II/VI族的组合半导体。第一取向材料衬底48具有与第二取向材料层47不同的晶体学取向。由于第二取向材料层47优选地是具有(100)晶面的表面，所以第一取向材料衬底48具有含有(110)晶面或其它晶面的晶体学取向。尽管第一取向材料衬底48优选地具有(110)晶面，但是该衬底可选地可以具有(111)晶面、(100)晶面或其它的晶面。
介电材料层14优选地是氧化物，例如SiO2。介电材料层14的厚度范围通常是从大约20nm至大约50nm。第一平坦化停止层45和第二平坦化停止层46具有大约5nm至大约20nm的厚度，通常具有大约10nm的厚度。第一平坦化停止层45和第二平坦化停止层46优选地包括氮化物或氧氮化物材料，最优选地为Si3N4。
能够通过热结合第二取向材料层47和第一取向材料衬底48，使绝缘层位于其间来形成结合衬底10′，绝缘层例如第二平坦化停止层46、第一平坦化停止层45和介电材料层14。例如，在第二取向材料层47上沉积第一平坦化停止层45，在位于第一取向材料衬底48表面上的第二平坦化停止层46上沉积介电材料层14。然后在足够在第一平坦化停止层45和介电材料层14之间产生结合的热条件下，使刻蚀停止层45与第一绝缘层14接触。在热结合工艺期间，通过处理晶片支撑第二取向材料层47，处理晶片在结合工艺之后将被去除。
参照图9，然后图形化结合衬底10′，以便提供第一区域24和第二区域22。在第一平坦化停止层45的预先确定部分上使用传统的光刻胶沉积和光刻处理来形成刻蚀掩膜，以便保护第一平坦化停止层45的一部分和底下的结合衬底10′，留下第一平坦化停止层45的另一部分和结合衬底10′未受保护。结合衬底10′的未保护的部分定义了该结构的第一区域24，而结合衬底10′的受保护的部分定义了第二区域22。在提供了刻蚀掩膜之后，使该结构经过一个或多个刻蚀步骤，以便露出第一取向材料衬底48的表面。然后利用传统的抗蚀剂脱膜工艺去除刻蚀掩膜。
在接下来的工艺步骤中，然后在第二区域22中的第一平坦化停止层45、第二取向材料层47、第二平坦化停止层46和介电材料层14的剩余部分的暴露侧壁和顶上形成绝缘材料25。
参照图10，然后在第一取向衬底48的暴露表面上的第一区域24中外延生长第一取向材料26′的再生部分。按照本发明，再生材料26′具有与第一取向材料衬底48的晶体学取向相同的晶体学取向。在本实施例中，第一取向材料26′的再生部分优选地包括具有(110)晶面的晶体学取向。
仍然参照图10，然后进行例如化学机械抛光(CMP)或研磨的平坦化工艺，使第一取向材料26′的再生部分的上表面基本上与第一平坦化停止层45的上表面处于同一平面。
然后在第一取向材料26′的再生部分的顶上形成氧化物27，使得第一区域24具有基本上与第一平坦化停止层45处于同一平面的表面。通过Si的热氧化工艺(硅的局部氧化(LOCOS))来形成该氧化层，该氧化层能够具有大约10nm至15nm的厚度。类似于在图5所示的先前实施例中形成的损坏的界面28，然后在第一取向材料衬底48内形成损坏的界面。
在接下来的工艺步骤中，处理图10中所示的包括第一平坦化停止层45和氧化层27的该结构的上表面，以提供用于晶片结合的平坦的表面。在结合之前，能够使用高选择性刻蚀工艺来去除第一平坦化停止层45，而基本上不会刻蚀第二取向材料层47、绝缘材料25和氧化层27。
参照图11，在接下来的工艺步骤中，使用沉积和平坦化工艺在第二取向材料层47的暴露表面、氧化层27和绝缘材料25的顶上形成平坦的结合层33。然后通过传统的热结合将第一衬底30结合到平坦的结合层33。在先前实施例中较为详细地说明了平坦的结合层33的形成以及将平坦的结合层结合到第一衬底30的过程，如参照图5所述。然后在损坏的界面28附近分开第一取向材料衬底48，其中保留了第一取向材料衬底48的剩余部分48′，如图12所示。
然后对处理晶片的剩余部分48进行平坦化工艺，例如化学机械抛光(CMP)或研磨工艺。平坦化工艺去除了第一取向材料衬底的剩余部分、介电材料层14、绝缘材料25的一部分和第一取向材料26′的再生部分。平坦化工艺在第二平坦化停止层46上结束。
在接下来的工艺步骤中，在第一取向材料26′的再生部分的暴露表面顶上形成第二热氧化物层，使得第一区域24中的第一取向材料26′的再生部分具有基本上与第二区域22中的第二取向材料层47共面的平面。通过Si的热氧化工艺来形成第二热氧化物层。第二热氧化物层消耗第一取向材料26′的再生部分的暴露表面的Si，因此将第一区域24中的第一取向材料26′的再生部分的上表面拉平到第二区域22中的第二取向材料层47的上表面。第二热氧化物层能够具有大约10nm至大约15nm的厚度，只要第一取向材料26′的再生部分的顶表面与第二取向材料层47的顶表面基本上共面即可。优选地，第二热氧化物层是SiO2。
在接下来的工艺步骤中，在使用选择性刻蚀工艺去除第二热氧化物层和第二平坦化停止层46，其中得到的结构包括基本上平坦的SOI衬底，SOI衬底包括具有第一晶体学取向的第一区域24以及具有第二晶体学取向的第二区域22，第一晶体学取向不同于第二晶体学取向。通过绝缘材料25分开第一区域24和第二区域22。优选地，第一区域具有(110)晶面，第二区域具有(100)晶面。
参照图14，然后使用沉积、光刻和刻蚀工艺在第一器件区域24的顶上形成保护层35。保护层35包括绝缘材料，优选地是氮化物材料，例如Si3N4。保护层35可以具有大约10nm至大约20nm的厚度。
在接下来的工艺步骤中，在第二器件区域22中的第二取向材料层47的顶上生长第二浓度的晶格修改材料37。第二浓度的晶格修改材料37可以是通过外延生长形成的SiGe。第二浓度的晶格修改材料37优选地是SiGe，其中的Ge浓度被选择用于在随后形成的第一应变半导体层中产生适于pFET器件的应力。或者，Ge浓度被选择用于在随后形成的第一应变半导体层中产生适于nFET器件的应力参照图15，然后通过高选择性刻蚀工艺来去除保护层35，该高选择性刻蚀工艺去除保护层35，而基本上不会刻蚀第二浓度的晶格修改材料37、第一取向材料26′的再生部分或绝缘材料25。然后使用沉积、光刻和刻蚀工艺在包括第二浓度的晶格修改材料37的第二器件区域22的顶上形成保护衬垫58，所使用的工艺是本领域技术人员公知的。保护衬垫58包括绝缘材料，优选地是氮化物材料，例如Si3N4，并可以具有大约10nm至大约20nm的厚度。
在接下来的工艺步骤中，使用选择性外延生长工艺在第一区域24中的第一取向材料26′的再生部分的暴露表面顶上生长第一浓度的晶格修改材料34。第一浓度的晶格修改材料34优选地是SiGe，其中的Ge浓度被选择用于在随后形成的第一应变半导体层43中产生适于nFET器件的应力。或者，Ge浓度被选择用于在随后形成的第二应变半导体层中产生适于pFET器件的应力。
参照图16，然后对该结构进行退火，以使第一浓度的晶格修改材料34与第一取向材料26′的再生部分混合从而形成第一晶格尺寸层16，使第二浓度的晶格修改材料37与第二取向材料层47混合从而形成第二晶格尺寸层17。在氧化氛围下进行退火工艺，以便在第一区域24的表面上形成第一热氧化物39，在第二区域22的表面上形成第二热氧化物40。可以在大约1000℃至1200℃的温度范围内进行此退火工艺，时间大约为1小时至2小时。优选地，第一热氧化物39和第二热氧化物40包括SiO2，并具有大约30nm至大约100nm的厚度。
在第一区域24和第二区域22的热氧化期间，形成在第一区域24顶上的第一热氧化物39驱使Ge从第一浓度的晶格修改材料34进入第一取向材料26′的再生部分中，第二热氧化物40驱使Ge从第二浓度的晶格修改材料37进入第二取向材料层47中。
第一晶格尺寸层43优选地具有在随后形成的第一应变半导体层中产生适于nFET器件改进的应变的晶格尺寸，其中第一应变半导体层形成在第一晶格尺寸层43的顶上。第二晶格尺寸层44具有在随后形成的第二应变半导体层中产生适当的应变用于优化pFET器件性能的晶格尺寸，其中随后形成的第二应变半导体层外延生长在第二晶格尺寸SiGe层42的顶上。
在优选实施例中，第一晶格尺寸层17与第二晶格尺寸层16具有不同的晶格尺寸(也称作晶格常数)。或者，第一晶格尺寸层17可以与第二晶格尺寸层16具有相同的晶格尺寸。第一取向材料26′的再生部分和外延生长的第一浓度的晶格修改材料34的晶体学取向保持在第一晶格尺寸层17中。具有第二取向材料47的第一半导体层和外延生长的第二浓度的晶格修改材料37的晶体学取向保持在第二晶格尺寸层16中。
第一晶格尺寸层17优选地具有在随后形成的第一应变半导体层中产生适于pFET器件改进的应变的晶格尺寸。第二晶格尺寸层16具有在随后形成的第二应变半导体层中产生适当的应变用于优化nFET器件性能的晶格尺寸。第二晶格尺寸材料可以是具有浓度范围从大约5％到大约40％的Ge的SiGe，第一晶格尺寸材料可以是具有浓度范围从大约10％到大约50％的Ge的SiGe。
参照图17，然后使用高选择性刻蚀工艺来去除第一热氧化物39和第二热氧化物40，以露出第一晶格尺寸层17和第二晶格尺寸层16。优选地，高选择性刻蚀工艺是定时取向刻蚀工艺，例如反应离子刻蚀，其对刻蚀第一热氧化物39和第二热氧化物40具有高选择性，而基本上不会刻蚀第一晶格尺寸层17和第二晶格尺寸层16。
在接下来的工艺步骤中，通过取向刻蚀工艺(例如反应离子刻蚀(RIE))使第一晶格尺寸层17和第二晶格尺寸层16的上表面凹陷。然后在第一晶格尺寸SiGe层41的顶上外延生长第一应变半导体层43，在第二晶格尺寸SiGe层42的顶上外延生长第二应变半导体层44。第一和第二应变半导体层43和44包括外延形成的Si。类似于先前实施例，第一和第二应变半导体层43和44包括由晶格失配产生的内部拉伸应力，第一和第二应变半导体层43和44的较小晶格尺寸的外延生长的Si形成在较大的晶格尺寸的第一和第二晶格尺寸层17和16上导致晶格失配。
优选地，未应变的半导体层43与第一晶格尺寸层17之间的晶格失配增加了nFET性能，未应变的半导体层44与第二晶格尺寸层16之间的晶格失配增加了pFET性能。只要生长第一或第二应变半导体层43或44的厚度不超过其临界厚度，就会保持第一或第二应变半导体层43或44中所产生的应变。
在优选实施例中，第一应变半导体层43的晶体学取向是(100)。尽管(100)晶面是优选的，但是第一应变半导体层43可选地可以具有(111)晶面、(110)晶面或其它的晶面。由于第一应变半导体层43优选地是在(100)晶面，所以第二应变半导体层44在(110)晶面。尽管(110)晶面是优选的，但是第二应变半导体层44可选地可以具有(111)晶面、(100)晶面或其它的晶面。
图17显示了在形成第一应变半导体层43和第二应变半导体层44之后产生的分层结构。第一应变半导体层43和第二应变半导体层44的表面提供了具有通过绝缘材料间隔物25分开的第一区域24和第二区域22的多取向表面层58，其中多取向表面层58通过介电材料层33结合到第一衬底30。
参照图18，在形成第一和第二应变半导体层43和44之后，在多取向表面层58的顶上覆盖式沉积一层绝缘材料层59，并使用传统的平坦化技术(例如化学机械抛光(CMP))平坦化该绝缘材料层59，以提供平坦的结合表面。
在接下来的工艺步骤中，将第二衬底60热结合到平坦的结合表面，并通过离子注入62在第一衬底30中形成第二损坏的界面61。类似于图5所示的先前实施例，使用热结合将第二衬底60结合到平坦的结合表面59，并通过将氢离子注入到第一衬底30中而形成第二损坏的界面61。在将第二衬底60热结合到平坦的结合表面59期间，第一衬底31在第二损坏的界面61附近分开，其中丢弃了第一衬底30在第二损坏的界面61下面的一部分，而保留了第一衬底的损坏部分30′。
然后使该结构转动180度，并通过高选择性刻蚀工艺来去除第一衬底30的损坏部分，该高选择性刻蚀工艺具有能够去除第一衬底30的损坏部分而基本上不会刻蚀绝缘材料层33的刻蚀化学性质。然后通过具有能够去除绝缘材料层33而基本上不会刻蚀第一和第二晶格尺寸材料16和17的刻蚀化学性质的刻蚀工艺来去除绝缘材料层33，以便露出第一和第二晶格尺寸材料16和17。此刻蚀工艺也可使绝缘材料间隔物25凹陷。或者，此刻蚀工艺也可去除第一和第二晶格尺寸材料16和17。
然后可以通过能够去除第一和第二晶格尺寸材料16和17而基本上不会刻蚀第一和第二应变半导体层的高选择性刻蚀工艺来去除第一和第二晶格尺寸材料16和17，以便露出第一和第二应变半导体层43和44，从而提供了SSDOI衬底，如图19所示。
然后能够处理第一应变半导体层43和第二应变半导体层44的暴露表面，以提供MOS器件。在优选实施例中，第一应变半导体层43包括至少一个nFET器件115，第二应变半导体层44包括至少一个pFET器件110。
尽管已经关于其优选实施例而部分显示并说明了本发明，但是本领域技术人员应当理解，在不脱离本发明的实质与范围的情况下，可以在形式和细节上进行前述的和其它的改变。因此，本发明不限制在所公开和显示的精确的形式和细节，而是落于后附权利要求的范围内。
权利要求
1.一种形成半导体衬底的方法，包括提供分层的结构，该分层的结构包括由第一晶格尺寸材料层分开的第一衬底和多取向表面层，所述多取向表面层包括第一区域和第二区域，所述第一区域包括通过所述第一晶格尺寸材料的再生部分与所述第一晶格尺寸材料层分开的第一应变半导体层，所述第二区域包括在第二晶格尺寸材料顶上的并且通过介电材料与所述第一晶格尺寸材料层和所述第一器件区域分开的第二应变半导体层；在所述多取向表面层上形成绝缘材料；将第二衬底结合到所述绝缘材料；以及去除所述第一衬底、所述第一晶格尺寸材料层、所述第一晶格尺寸材料的再生部分、在所述第二区域中的所述第二晶格尺寸材料、在所述第一区域中的所述第一晶格尺寸材料以及所述介电材料的一部分，以便露出所述第一应变层和所述第二应变层的表面，其中所述第一应变半导体层与所述第二应变半导体层具有不同的晶体学取向和内部应力。
2.如权利要求1所述的方法，其中所述第一应变半导体层与所述第二应变半导体层具有不同的内部应力。
3.如权利要求1所述的方法，其中所述第一应变半导体层具有(110)晶体学取向，所述第二应变半导体层具有(100)晶体学取向。
4.如权利要求3所述的方法，其中所述第一晶格尺寸材料包括SiGe，其具有以原子数百分比表示的浓度范围从大约20％到大约40％的Ge，所述第二晶格尺寸材料包括SiGe，其具有以原子数百分比表示的浓度范围从大约5％到大约30％的Ge。
5.如权利要求1所述的方法，其中在所述多取向表面层上形成所述绝缘材料层的步骤包括在所述多取向表面层的顶上沉积氧化物，其厚度为大约20纳米至大约50纳米，并包括通过化学机械抛光来平坦化所述氧化物。
6.如权利要求1所述的方法，其中所述提供所述分层的结构的步骤包括提供结合结构，该结合结构包括在所述介电材料层顶上的所述第二晶格尺寸材料层、在所述第一晶格尺寸材料层顶上的所述介电材料层、结合到所述第一衬底的所述第一晶格尺寸材料，其中所述第一晶格尺寸材料与所述第二晶格尺寸材料具有所述不同的晶体学取向；保护所述结合结构的一部分，同时使所述结合结构的另一部分未受保护；刻蚀所述结合结构的所述未受保护的部分，以便露出所述第一晶格尺寸材料层的表面，其中所述第二取向材料和所述介电材料的剩余部分位于所述第二区域内；邻近所述第二区域形成所述介电材料的间隔物；在所述第一区域内的所述第一晶格尺寸材料层的暴露表面上提供所述第一晶格尺寸材料的再生部分，所述第一晶格尺寸材料的所述再生部分具有与所述第二晶格尺寸材料的上表面基本共面的上表面；以及在第一晶格尺寸材料的顶上形成所述第一应变半导体层，并在所述第二晶格尺寸材料的顶上形成所述第二应变半导体层。
7.如权利要求6所述的方法，其中在第一晶格尺寸材料的顶上形成所述第一应变半导体层以及在所述第二晶格尺寸材料的顶上形成所述第二应变半导体层的步骤包括通过外延生长工艺生长Si。
8.如权利要求6所述的方法，其中所述第一应变半导体层与所述第二应变半导体层具有相同的厚度。
9.如权利要求6所述的方法，其中在所述第一晶格尺寸材料的顶上形成所述第一应变半导体层以及在所述第二晶格尺寸材料的顶上形成所述第二应变半导体层的步骤包括在所述第一晶格尺寸材料上形成第一保护层，而暴露出所述第二晶格尺寸材料；在所述第二晶格尺寸材料的顶上外延生长Si达到第一厚度，以产生所述第二应变半导体层；在所述第二应变半导体层上形成第二保护层，而暴露出所述第一晶格尺寸材料；以及在所述第一晶格尺寸材料的顶上外延生长Si达到第二厚度，以产生所述第一应变半导体层，其中所述第一厚度与所述第二厚度不同。
10.如权利要求9所述的方法，其中所述第一厚度的范围是从大约5纳米至大约40纳米，所述第二厚度的范围是从大约5纳米至大约50纳米。
11.如权利要求6所述的方法，其中所述提供所述结合结构的步骤包括在第一传送晶片上形成所述第一晶格尺寸材料层，其中第一热形成的绝缘体位于所述第一晶格尺寸材料上；在第二传送晶片上形成所述第二晶格尺寸材料层，其中第二热形成的绝缘体位于所述第二晶格尺寸材料上；在所述第二传送晶片中产生损坏的界面；从所述第一晶格尺寸材料去除所述第一热形成的绝缘体；将所述第二热形成的绝缘体结合到所述第一传送晶片上的所述第一晶格尺寸材料；在所述损坏的界面处分开所述第二传送晶片，其中保留了所述第二传送晶片的损坏的表面；以及平坦化所述损坏的表面，直到露出所述第二晶格尺寸材料的表面为止。
12.如权利要求11所述的方法，其中在第一传送晶片上形成所述第一晶格尺寸材料层的步骤包括在所述第一传送晶片的顶上沉积第一取向材料；在所述第一取向材料的顶上沉积第一浓度的晶格修改材料；以及热混合所述第一取向材料与所述晶格修改材料，以便提供所述第一晶格尺寸材料。
13.如权利要求11所述的方法，其中在第一传送晶片上形成所述第一晶格尺寸材料层包括在所述第一传送晶片的顶上沉积第二取向材料；在所述第二取向材料的顶上沉积第二浓度的晶格修改材料；以及热混合所述第二取向材料与所述第二浓度的晶格修改材料，以便提供所述第二晶格尺寸材料。
14.如权利要求1所述的方法，其中所述去除所述至少所述第一衬底、所述介电材料层、所述第一晶格尺寸材料以及所述第二晶格尺寸材料的步骤包括在所述第一衬底中产生损坏的衬底界面；在所述损坏的衬底界面处分开所述第一衬底，其中保留了所述第一衬底的损坏的表面；以及刻蚀所述第一衬底的所述损坏的表面、所述介电材料层、所述第一晶格尺寸材料以及所述第二晶格尺寸材料，直到露出所述第一应变层和所述第二应变层的所述表面为止。
15.一种形成半导体衬底的方法，包括提供分层的结构，该分层的结构包括通过介电材料层结合到多取向表面层的第一衬底，所述多取向表面层具有第一区域和第二区域，所述第一区域包括位于第一晶格尺寸材料上的第一应变半导体层，所述第二区域包括位于第二晶格尺寸材料上的第二应变半导体层，其中所述第一区域和所述第二区域通过间隔物分开；在所述多取向表面层上形成绝缘材料层；将第二衬底结合到所述绝缘材料层；以及去除至少所述第一衬底、所述介电材料层、所示第一晶格尺寸材料和所述第二晶格尺寸材料，以便露出所述第一应变层和所述第二应变层的表面，其中所述第一应变半导体层与所述第二应变半导体层具有不同的晶体学取向。
16.如权利要求1所述的方法，其中所述第一应变半导体层与所述第二应变半导体层具有不同的内部应力。
17.如权利要求15所述的方法，其中所述第一应变半导体层具有(110)晶体学取向，所述第二应变半导体层具有(100)晶体学取向。
18.如权利要求15所述的方法，其中在所述多取向表面层上形成所述绝缘材料层的步骤包括在所述多取向表面层的顶上沉积氧化物，其厚度为大约20纳米至大约50纳米，并包括通过化学机械抛光来平坦化所述氧化物。
19.如权利要求15所述的方法，其中所述去除所述至少所述第一衬底、所述介电材料层、所述第一晶格尺寸材料以及所述第二晶格尺寸材料的步骤包括在所述第一衬底中产生损坏的衬底界面；在所述损坏的衬底界面处分开所述第一衬底，其中保留了所述第一衬底的损坏的表面；以及刻蚀所述第一衬底的所述损坏的表面、所述介电材料层、所述第一晶格尺寸材料以及所述第二晶格尺寸材料，直到露出所述第一应变层和所述第二应变层的所述表面为止。
20.如权利要求15所述的方法，其中所述提供所述分层的结构的步骤包括提供结合结构，该结合结构包括第一取向材料衬底、在所述第一取向材料衬底的顶上的所述介电材料层、在所述介电材料层的顶上的平坦化停止层、在所述平坦化停止层的顶上的第二取向材料层；保护所述结合结构的一部分，同时使所述结合结构的暴露部分未受保护；刻蚀所述结合结构的所述暴露的部分，以便露出第一取向材料衬底的表面，其中所述第二取向材料层和所述介电材料的剩余部分位于所述第二区域内；邻近所述第二器件区域形成所述间隔物；在所述第一区域中的所述第一取向材料衬底的所述表面上再生长所述第一取向材料；所述第一区域中的所述第一取向材料具有与所述第二取向材料的所述上表面基本共面的上表面；在所述第一取向材料衬底中产生损坏的界面；将所述第一衬底结合到所述上表面；在所述损坏的界面附近分开所述第一取向材料衬底，其中保留了所述第一取向材料衬底的损坏的表面；暴露所述第一区域中的所述第一取向材料和所述第二区域中的所述第二取向材料；在所述第一取向材料的顶上形成第一浓度的晶格修改材料，在所述第二取向材料的顶上形成所述第二浓度的晶格修改材料；混合所述第一浓度的晶格修改材料与所述第一取向材料，以便产生第一晶格尺寸表面，混合所述第二浓度的晶格修改材料与所述第二取向材料，以便产生第二晶格尺寸表面；以及在所述第一晶格尺寸表面的顶上形成第一应变半导体层，并在所述第二晶格尺寸表面的顶上形成第二应变半导体层。
21.如权利要求18所述的方法，其中所述第一浓度的晶格修改材料包括SiGe，其具有以原子数百分比表示的浓度范围从大约20％到大约40％的Ge，所述第二浓度的晶格修改材料包括SiGe，其具有以原子数百分比表示的浓度范围从大约5％到大约30％的Ge。
22.如权利要求21所述的方法，其中所述第一浓度的晶格修改材料与所述第二浓度的晶格修改材料相同。
23.如权利要求21所述的方法，其中在所述第一取向材料的顶上形成所述第一浓度的晶格修改材料以及在所述第二取向材料的顶上形成所述第二浓度的晶格修改材料的步骤包括在所述第二取向材料的顶上形成第一保护层；在所述第一取向材料的顶上外延生长SiGe；去除所述第一保护层；在所述第一浓度的晶格修改材料的顶上以及所述第一取向材料的顶上形成第二保护层；在所述第二取向材料的顶上外延生长SiGe；以及去除所述第一保护层的所述剩余部分。
24.如权利要求21所述的方法，其中所述混合所述第一浓度的晶格修改材料与所述第一取向材料，以便产生所述第一晶格尺寸表面，以及混合所述第二浓度的晶格修改材料与所述第二取向材料，以便产生第二晶格尺寸表面的步骤，进一步包括在氧化环境中加热所述第一浓度的晶格修改材料、所述第一取向材料、所述第二浓度的晶格修改材料和所述第二取向材料，以便在所述第一晶格尺寸表面和所述第二晶格尺寸表面的顶上产生氧化物层；在所述氧化层和所述氧化物材料的顶上形成平坦的层；以及刻蚀所述平坦的层和所述氧化层，以便露出所述第一晶格尺寸表面和所述第二晶格尺寸表面。
25.如权利要求21所述的方法，其中在所述第一晶格尺寸材料的顶上形成第一应变半导体层，在所述第二晶格尺寸材料的顶上形成第二应变半导体层的步骤包括在所述第一晶格尺寸表面上形成第一保护层，而暴露出所述第二晶格尺寸表面；在所述第二晶格尺寸表面的顶上外延生长Si达到第一厚度；在所述第二晶格尺寸表面上形成第二保护层，而暴露出所述第一晶格尺寸表面；以及在所述第二取向材料的顶上外延生长Si达到第二厚度，其中所述第一厚度与所述第二晶格尺寸表面不同。
26.如权利要求21所述的方法，其中所述第一厚度的范围是从大约20纳米至大约60纳米，所述第二厚度的范围是从大约20纳米至大约60纳米。
27.一种半导体结构，包括衬底；在所述衬底的顶上的绝缘层；和位于所述绝缘层顶上并与所述绝缘层直接接触的半导体层，所述半导体层包括第一应变Si区域和第二应变Si区域；其中所述第一应变Si区域与所述第二应变Si区域具有不同的晶体学取向和内部应力。
28.如权利要求27所述的半导体结构，其中所述第一应变Si区域与所述第二应变Si区域具有不同的内部应力。
29.如权利要求27所述的半导体结构，其中所述第一应变Si区域具有在(110)晶面中的晶体学取向，所述第二应变Si区域具有在(100)晶面中的晶体学取向。
30.如权利要求27所述的半导体结构，其中所述第一应变Si区域具有从大约10纳米至大约50纳米的厚度范围，所述第二应变Si区域具有从大约10纳米至大约50纳米的厚度范围。
31.如权利要求29所述的半导体结构，其中所述第一应变Si区域与所述第二应变Si区域具有相同的厚度。
32.如权利要求29所述的半导体结构，其中所述第一应变Si区域与所述第二应变Si区域具有不同的厚度。
全文摘要
本发明提供了一种具有多晶体学取向的直接在绝缘体上的应变Si(SSDOI)衬底，及其制造方法。广泛的，但是在具体方面，本发明SSDOI衬底包括衬底；在衬底顶上的绝缘层；以及位于绝缘层顶上并与绝缘层直接接触的半导体层，半导体层包括第一应变Si区域和第二应变Si区域；其中第一应变Si区域与第二应变Si区域具有不同的晶体学取向，第一应变Si区域与第二应变Si区域具有相同或不同的晶体学取向。第一应变Si区域的应变水平与第二应变Si区域的不同。
文档编号H01L21/70GK1828833SQ20061000636
公开日2006年9月6日 申请日期2006年1月17日 优先权日2005年1月18日
发明者朱慧珑, 布鲁斯·B·多丽丝, 陈华杰, 帕特丽曼·M·穆尼, 斯蒂芬·W·贝德尔 申请人:国际商业机器公司