专利名称：一种具有双介质埋层的耐压层结构及采用双介质埋层的soi功率器件的制作方法
技术领域：
具有双介质埋层的SOI功率器件，属于半导体功率器件技术领域，它特别涉及SOI(Semiconductor On Insulator)功率器件耐压技术领域。
背景技术：
具有SOI(Silicon on Insulator)结构的功率器件(简称SOI功率器件)具有更高的工作速度和集成度、更好的绝缘性能、更强的抗辐射能力以及无可控硅自锁效应，因此SOI功率器件在VLSI领域的应用得到广泛关注。SOI功率器件的击穿电压取决于横向击穿电压和纵向击穿电压的较低者。SOI功率器件的横向耐压设计沿用成熟的Si基器件横向耐压设计原理和技术，如RESURF原理和结终端技术。但由于结构和工艺的限制，如何提高器件的纵向耐压，成为SOI横向功率器件研究中的一个难点。
典型的常规n型SOI LDMOS的结构如图1所示，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极。N+下纵向电场分布如图2所示，常规SOI结构的纵向击穿电压主要由S层和I层承担，根据高斯定理，纵向击穿时的绝缘层电场为Ei＝εsECs/εi≈3ECs，其中，ECs是S层(Semiconductor层)的临界击穿电场，εs和εi分别是S层和I层(Insulator层)的介电常数，从而纵向耐压为VB0＝ECs(0.5ts+3ti)(1)其中ti和ts分别是I层和S层的厚度。可见，I层电场受S层击穿电场的限制，纵向耐压随S层厚度和I层厚度的增加而提高，且同样厚度的I层耐压为S层的6倍，但受器件结构和工艺的限制，S层和I层都不能太厚。这是因为S层太厚，将为介质隔离带来困难；I层太厚，不仅工艺实施难度大，而且不利于器件散热。这方面的内容可见参考文献F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI power devices”，Electronics & Communication EngineeringJournal，pp27-40(2000)；或，Warmerdan I.and Punt，W.，“High-voltage SOI forsingle-chip power”，Eur.Semicond.，June 1999，pp19-20(1999)。为了提高SOI器件纵向耐压，学者们提出了一系列器件结构。如美国专利Yasuhiro Uemoto，Katsushige Yamashlta，Takashi Miura，United states Patent，6，531738，Mar.11，2003，如图3所示，在氧化层2和顶层硅7之间插入一层p+耐压层12，使得漂移区耗尽而p+层不完全耗尽，且源端下的p+层耗尽区比漏端下的p+层耗尽区宽，这有利于顶层硅的耗尽层在漂移区均匀的扩展，从而提高器件耐压。这种器件结构可将击穿电压从常规结构的200V提高到400V。文献N.Yasuhara，A.Nakagawa and K.Furukawa，“SOI device structures implementing 650V high voltage outputdevices on VLSIs”，IEDM Tech.Dig.，pp141～144，(1991)则是在氧化层2和顶层硅3之间插入一层n+耐压层13，如图4所示，n+层在增强埋氧层电场强度的同时屏蔽了埋氧层高电场对Si有源层的影响，从而避免器件过早在Si/SiO2界面的Si侧击穿，在ts＝20μm，ti＝3μm的情况下得到了650V的耐压。但为了有效提高耐压，要求p+层和n+层的浓度高、厚度薄，且漂移区要满足RESURF原理，所以p+层和n+层厚度和浓度需要准确控制，否则容易导致表面提前击穿。文献S.Merchant，E.Arnold，H.Baumgart，et al.Realization of high breakdown voltage(＞700V)in thin SOIdevice.InProc ISPSD，1991，31-35采用超薄漂移区(ts＝0.1um)线性掺杂，利用薄Si层临界击穿电场显著增加而提高埋氧层电场和器件耐压，但源端极低的漂移区浓度使得源端形成“热点”。文献罗小蓉等，可变低k介质层SOI高压器件的耐压特性，半导体学报，2006；27(5)881-85，采用低k介质作为埋层而提高埋层电场和器件耐压，但低k介质SOI与常规CMOS工艺兼容方面遇到挑战。
发明内容
本项发明的目的是提供一种双介质埋层SOI耐压结构，在此结构上制作功率器件，其耐压比常规结构SOI器件耐压大大提高；同时，在相同耐压情况下，因介质层更薄而使自热效应降低。
为实现上述目的，本发明采用的技术方案如下一种具有双介质埋层的耐压层结构，包括衬底层1、介质埋层2、14、有源半导体层3、其特征在于介质埋层有第一介质层2和第二介质层14，所述第一介质层2与第二介质层14之间设有中间层15，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
所述中间层为多晶硅或锗硅。
所述两层介质层采用SiO2、Si3N4，也可以采用其他绝缘材料。
所述两层介质层材料采用同种材料或异种材料。
一种采用双介质埋层的SOI功率器件，其耐压层包括衬底层1、介质层2、14、有源半导体层3、其特征在于介质层有第一介质层2和第二介质层14，所述第一介质层2与第二介质层14之间设有中间层15，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
所述中间层为多晶硅或锗硅。
所述两层介质层采用SiO2、Si3N4，也可以采用其他绝缘材料。
所述两层介质层材料采用同种材料或异种材料。
一种所述具有双介质埋层的耐压层在SOI LDMOS器件的应用。
一种所述具有双介质埋层的耐压层在SOI IGBT器件的应用。
一种所述具有双介质埋层的耐压层在SOI PN结二极管的应用。
一种所述具有双介质埋层的耐压层在SOI横向晶闸管的应用。
本发明的有益效果及工作原理下面以SOI LDMOS为例，对上述耐压层的工作机理进行详细说明图6所示典型具有双介质埋层的SOI LDMOS，电场作用使中间层上下界面形成静电荷从而提高了介质层，尤其是第二层介质层的电场强度，因而使其承受电压增大，从而提高了器件的耐压(如图7)。而相同耐压的普通SOI器件就需要增加介质层的厚度。因而本发明提出的具有双介质埋层的SOI功率器件不仅提高了耐压性能，而且还缓解了自热效应。
图1是常规SOI LDMOS器件结构示意图。
其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极。
图2是常规SOI LDMOS器件的纵向电场分布示意图。
图3是具有P+缓冲层的SOI LDMOS器件结构示意图。
其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，12为p+缓冲层。
图4是具有n+缓冲层的SOI LDMOS器件结构示意图。
其中，1为衬底层，2为介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，13为n+缓冲层。
图5是本发明所述的具有双介质埋层的SOI结构1为衬底层，2为第一介质层(埋层)，3为有源半导体层(S层)，14为第二介质层(埋层)，15为中间层。
图6是本发明所述的具有双介质埋层的SOI LDMOS器件结构示意图。
其中，1为衬底层，2为第一介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14为第二介质层(埋层)，15为中间层。
图7是本发明所述的具有双介质埋层的SOI LDMOS器件的纵向电场分布图。
图8a是常规SOI LDMOS器件击穿时候的二维等视图。
图8b是本发明所述的具有双介质埋层的SOI LDMOS器件击穿时候的二维等视图。
图8中每相邻两根等势线之间电势差为15V。
图9是本发明所述的具有双介质埋层的SOI IGBT器件结构示意图。
其中，1为衬底层，2为第一层介质层，3为有源半导体层(S层)，6为栅电极，7为p(或n)阱，8为n+(或p+)阴极区，9为n+(或p+)阳极区，14为第二介质层(埋层)，15为中间层，17为阳极，18为阴极，19为p(或n)阱。
图10是本发明所述的具有双介质埋层的SOI PN二极管器件结构示意图。
其中，1为衬底层，2为第一层介质层，3为有源半导体层(S层)，14为第二介质层(埋层)，15为中间层，20为阳极，21为阴极，22为p(或n)阱，23为p+(或n+)阳极区，24为n+(或p+)阴极区。
具体实施例方式
本发明提供了一种用于功率器件的双介质埋层SOI(耐压层)结构，如图5所示，包括衬底层1、介质埋层2、14、有源半导体层3、其特征在于介质埋层有第一介质层2和第二介质层14，所述第一介质层2与第二介质层14之间设有中间层15，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
具有双介质埋层层的SOI功率器件其介质材料可以是SiO2、Si3N4或其他绝缘材料；中间层的材料可以是多晶硅或锗硅。
具有双介质埋层的SOI功率器件，包括通常功率器件的结构组成部分，其特征是，它还具有上述双介质埋层SOI结构。这样的功率器件包括双介质埋层SOI LDMOS器件，双介质埋层SOI IGBT、双介质埋层SOI PN结二极管、双介质埋层SOI PiN结二极管、双介质埋层SOI横向晶闸管。
下面以SOI LDMOS为例，对上述耐压层的工作机理进行详细说明。
图6是一种典型具有双介质埋层的SOI LDMOS结构示意图，它和常规SOILDMOS(如图1)的区别在于增加了第二介质层14，中间层15组成，电场作用使中间层上下界面形成静电荷从而提高了介质层电场，尤其是第二层介质中的电场强度，因而使其承受电压增大，从而提高器件耐压(如图7)。而相同耐压的普通SOI器件就需要增加介质层的厚度。因而本发明提出的具有双介质埋层的SOI功率器件缓解了自热效应。
实施例1具有双介质埋层的SOI结构图5是本发明所述的具有双介质埋层的SOI结构示意图。
如图5所示，1为衬底层，2为第一介质层(埋层)，3为有源半导体层(S层)，14为第二介质层(埋层)，15为中间层。中间层15位于第一介质层(埋层)2与第二介质层(埋层)14之间，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
实施例2具有双介质埋层的SOI LDMOS器件结构图6是本发明所述的具有双介质埋层的SOI LDMOS器件结构示意图，图7是本发明所述的具有双介质埋层的8OI LDMOS器件的纵向电场分布图。可见，介质层14上的电场比常规结构SOI LDMOS介质层的电场大大提高，因而，在介质埋层厚度相同的情况下，本发明提出的结构耐压大大提高。图8a是常规结构SOI LDMOS器件击穿时候的二维等势图。图8b是本发明所述的具有双介质埋层的SOI LDMOS器件击穿时候的二维等势图。图8a和图8b中两条相邻等势线间电势相差15V。而相同耐压的普通SOI器件就需要增加介质层的厚度。因而本发明提出的具有双介质埋层的SOI功率器件不仅提高了耐压性能，而且还缓解了自热效应。
如图6-8所示，1为衬底层，2为第一介质层(埋层)，3为有源半导体层(S层)，4为介质隔离区，5为栅氧化层，6为栅电极，7为p(或n)阱，8为n+(或p+)源区，9为n+(或p+)漏区，10为漏电极，11为源电极，14为第二介质层(埋层)，15为中间层。中间层15位于第一介质层(埋层)2与第二介质层(埋层)14之间，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
实施例3具有双介质埋层的SOI IGBT器件结构图9是本发明所述的具有双介质埋层的SOI IGBT器件结构示意图。如图9所示，1为衬底层，2为第一层介质层，3为有源半导体层(S层)，6为栅电极，7为p(或n)阱，8为n+(或p+)阴极区，9为n+(或p+)阳极区，14为第二介质层(埋层)，15为中间层，17为阳极，18为阴极，19为p(或n)阱。中间层15位于第一介质层(埋层)2与第二介质层(埋层)14之间，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
实施例4具有双介质埋层的SOI PN二极管器件结构图10是本发明所述的具有双介质埋层的SOI PN二极管器件结构示意图。如图10所示，1为衬底层，2为第一层介质层，3为有源半导体层(S层)，14为第二介质层(埋层)，15为中间层，20为阳极，21为阴极，22为p(或n)阱，23为p+(或n+)阳极区，24为n+(或p+)阴极区。中间层15位于第一介质层(埋层)2与第二介质层(埋层)14之间，第一介质层另一侧与有源半导体层3相连，第二介质层14另一侧与衬底层1相连。
权利要求
1.一种具有双介质埋层的耐压层结构，包括衬底层(1)、介质层(2、14)、有源半导体层(3)、其特征在于介质层有第一介质层(2)和第二介质层(14)，所述第一介质层(2)与第二介质层(14)之间设有中间层(15)，第一介质层另一侧与有源半导体层(3)相连，第二介质层(14)另一侧与衬底层(1)相连。
2.根据权利要求1所述的具有双介质埋层的耐压层结构，其特征在于所述中间层(15)为多晶硅或锗硅。
3.根据权利要求1或2所述的具有双介质埋层的耐压层结构，其特征在于所述两层介质层(2、14)采用SiO2或Si3N4。
4.一种采用双介质埋层的SOI功率器件，其耐压层包括衬底层(1)、介质埋层(2、14)、有源半导体层(3)、其特征在于介质埋层有第一介质层(2)和第二介质层(14)，所述第一介质层(2)与第二介质层(14)之间设有中间层(15)，第一介质层另一侧与有源半导体层(3)相连，第二介质层(14)另一侧与衬底层(1)相连。
5.根据权利要求4所述的采用双介质埋层的SOI功率器件，其特征在于所述中间层(15)为多晶硅或锗硅。
6.根据权利要求4或5所述的采用双介质埋层的SOI功率器件，其特征在于所述两层介质层(2、14)采用SiO2或Si3N4。
7.一种根据权利要求1所述具有双介质埋层的耐压层结构在SOI LDMOS器件的应用。
8.一种根据权利要求1所述具有双介质埋层的耐压层结构在SOI IGBT器件的应用。
9.一种根据权利要求1所述具有双介质埋层的耐压层结构在SOI PN结二极管的应用。
10.一种根据权利要求1所述具有双介质埋层的耐压层结构在SOI横向晶闸管的应用。
全文摘要
本发明提供了一种用于SOI功率器件的具有双介质埋层的耐压层结构，以及采用该耐压层结构的SOI功率器件，属于SOI功率器件耐压技术领域。本发明耐压层具有双介质埋层，两介质埋层之间设置中间层。本发明采用的耐压层及其采用该耐压层制作的功率器件，在相同介质埋层厚度的情况下可以提高耐压，而在相同的耐压情况下可以大幅度减小自热效应，从而制作高耐压的SOI功率器件。
文档编号H01L29/861GK101083278SQ200610022120
公开日2007年12月5日 申请日期2006年10月25日 优先权日2006年10月25日
发明者罗小蓉, 张波, 李肇基, 杨寿国, 詹瞻 申请人:电子科技大学