专利名称：固体摄像装置的制作方法
技术领域：
本发明涉及一种放大型固体摄像装置。更详细地，涉及一种采用N/P+衬底的CMOS(互补金属氧化物半导体，Complementary Metal OxideSemiconductor)型固体摄像装置、所谓CMOS图像传感器。
背景技术：
过去以来，作为固体摄像装置，众所周知一种电荷耦合元件型的固体摄像装置(以下，称为CCD(电荷耦合器件，Charge Coupled Device)图像传感器)。通常采用N型衬底来形成CCD图像传感器。此外，CCD图像传感器为了它的驱动，就需要电压值彼此不同的3个电源。例如，驱动CCD图像传感器，就需要5V(伏)、8V及15V的3个电源。这种CCD图像传感器的情况下，其功耗为大约500mW(毫瓦)。
此外，最近，作为固体摄像装置，提出了一种采用P/P+衬底的CMOS图像传感器，并正在被商品化。这种CMOS图像传感器具有与CCD图像传感器不同的工作原理(特征)。具体地，CMOS图像传感器具有单一电源、低电压驱动及低功耗等的特征。例如，驱动CMOS图像传感器，有1个3V电源即可。这种CMOS图像传感器的功耗为大约50mW。
近年来，CMOS图像传感器与CCD图像传感器的情况一样，很明显正在不断地推进多像素化(高像素化)。如果不改变传感器的尺寸而增加像素(摄像元件)数量，当然此时就会使每一个的像素微细化。于是，随着像素的微细化，使各个像素中的光电二极管的受光面积缩小。由此，就会降低光电二极管的感光度。
CCD图像传感器的情况下，通过扩展光电二极管的耗尽层，就能够提高光电二极管的感光度。但是，如上所述，CMOS图像传感器的结构为由比CCD图像传感器更低的电压来驱动。由此，与CCD图像传感器相比，就难以扩展光电二极管的耗尽层。即，在CMOS图像传感器的情况下，很难通过扩展光电二极管的耗尽层来提高光电二极管的感光度并由此来修正精微细化引起的光电二极管的感光度的下降。因此，对于CMOS图像传感器，开发一种用与CCD图像传感器不同的方法来提高光电二极管的感光度的技术成为今后的面向进一步高像素化的重要技术课题(例如，参照特开2001-160620号公报及特开2001-223351号公报)。此外，希望开发出一种不仅能够提高光电二极管的感光度，而且还能够抑制图像浮散及混色等的画质劣化的技术。
作为这种问题的一种解决方案，例如，正在研讨一种采用N/P+衬底的方法。采用N/P+衬底是了将通过光电转换产生的电子高效地聚集在光电二极管中。即，N/P+衬底与P/P+衬底的情况相同，结构为在成为衬底本体的P+型衬底上，层叠外延生长的N型半导体层(N型外延层)。在此N/P+衬底的N型外延层中，利用加速器，离子注入例如P(磷)等的N型杂质，形成光电二极管(N型半导体层)。如此形成的光电二极管与比P/P+衬底的情况相比耗尽层的扩展变得更加容易。因此，不提高CMOS图像传感器的驱动电压，就能够提高光电二极管的感光度。与此同时，由于能够利用载流子的寿命的缩短，所以就能够抑制图像浮散及混色等的画质劣化的产生。因此，通过采用N/P+衬底制造CMOS图像传感器，就能够解决上述课题。
可是，与采用P/P+衬底制造CMOS图像传感器的情况不同，在采用N/P+衬底制造CMOS图像传感器的情况下，发生N/P+衬底引起的几个特有问题。
第一是有关光电二极管间的隔离问题。在P/P+衬底中，在P型外延层上形成多个光电二极管(N型半导体层)。由此，就能够通过作为P型外延层的P型半导体层使光电二极管之间可靠地元件隔离。即，光电二极管彼此就不会电连接。相对于此，在N/P+衬底中，在N型外延层上形成多个光电二极管(N型半导体层)。由此，光电二极管彼此没有元件隔离，就会产生光电二极管彼此电连接的问题。
第二，是关于漏电电流的问题。在P/P+衬底的情况下，通过从一片Si(硅)晶片切割成多个单独的半导体芯片的划片工序，就能在各芯片的切断面上呈现出P型半导体层。相对于此，在N/P+衬底的情况下，利用划片工序，就能在各芯片的切断面上呈现出作为P+型衬底本体和N型外延层的界面的PN结。当在芯片切断面上呈现出PN结时，其切断面的表面就成为产生漏电电流的原因，或者就会成为漏电电流的电流通路。即，很有可能导致漏电流增大。
第三，是有关在摄像区域的周边设置的电路的问题。CMOS图像传感器的特征之一，可列举能够将各种信号处理电路(周边电路)与摄像元件一起进行单片化。即，与CCD图像传感器不同，由于CMOS图像传感器的制造工序接近于逻辑电路的制造工序，所以就能够在同一生产线上进行制造。此外，如上所述，由于CMOS图像传感器可以通过单一电源低电压进行驱动，所以作为其驱动电源，就可以使用逻辑电路的电源。像这样，在能进行单片化的CMOS图像传感器中，在使用P/P+衬底的情况下，通过P+型衬底本体，就能够使形成周边电路的P-well(P阱)接地。由此，就能够使由周边电路、特别是逻辑电路和模拟电路所生成的脉冲信号成为波形稳定的良好的信号。即，在使用P/P+衬底的情况下，就能够使CMOS图像传感器多像素化或高速化。
相对于此，在使用N/P+衬底的情况下，就利用N型外延层来隔离形成周边电路的P-well和P+型衬底本体。因此，就不能通过P+型衬底本体使P-well接地。即，由于仅能从P-well取接地电位(Vss)，所以不能接地的P-well的零电位就不稳定。因此，在周边电路特别是模拟电路中，脉冲的上升沿/下降沿产生延迟等，由此就会产生只能产生波形不稳定的非矩形脉冲，或者脉冲生成的定时偏移的问题。这些，在例如像素数量为2M(兆)比特以上的摄像装置和每1秒的摄像彗形像差数为30帧以上的高速摄像装置中，会成为呈现纵条纹及横条纹等的像素特性不良的主要原因。
发明内容
根据本发明的第一方面，提供一种固体摄像装置，该固体摄像装置包括(对应于权利要求1)半导体衬底，上述半导体衬底由含有P型杂质的衬底本体和在上述衬底本体上设置的第一N型半导体层构成；含有多个光电转换部的摄像区域，上述多个光电转换部由在上述第一N型半导体层的表面部上彼此独立设置的第二N型半导体层构成；第一周边电路区域，上述第一周边电路区域由在上述第一N型半导体层上形成的第一P型半导体层构成；以及第二周边电路区域，上述第二周边电路区域由在上述第一N型半导体层上以连接上述衬底本体的方式形成的第二P型半导体层构成。
图1是表示根据本发明的第一实施方式的采用N/P+衬底的CMOS图像传感器的一个实例的结构图。
图2是表示图1中所示的CMOS图像传感器的结构实例的剖面图。
图3是表示沿着图2中所示的CMOS图像传感器的III-III线的部分的特性曲线的附图。
图4是表示图2中所示的CMOS图像传感器的摄像区域的一部分的平面图。
图5是简要示出的图2中所示的CMOS图像传感器的主要结构的电路图。
图6是表示沿着图2中所示的CMOS图像传感器的VI-VI线的部分的特性曲线的附图。
图7是表示根据本发明的第二实施方式的采用N/P+衬底的CMOS图像传感器的结构实例的剖面图。
图8是表示沿着图7中所示的CMOS图像传感器的VIII-VIII线的部分的特性曲线的附图。
优选实施方式将参照附图描述本发明的各实施例。应当注意，附图是示意性的，且在此所示出的尺寸比例不同于实际的尺寸。各附图的尺寸各不相同，尺寸比例也各不相同。以下的各实施例提供一种器件和一种方法，用于实施本发明的技术构思，并且技术构思不特别限定本发明的材料、形状、结构或元件的结构。在不脱离本发明所要求的范围之内，可以对技术构思进行各种改变和修改。
第一实施方式图1示出了根据本发明的第一实施方式的采用N/P+衬底的CMOS图像传感器(放大型的图像传感器)的基本结构。再有，在本实施方式中，举例说明单片化的CMOS图像传感器。
如图1所示，在单片化的CMOS图像传感器中，设置有摄像区域(或像素部)11。此外，在此CMOS图像传感器中，设置有周边电路(或周边处理电路)12。作为周边电路12，例如，装配有模拟/数字·转换器(ADC)12a、数字/模拟·转换器(DAC)12b、定时控制电路12c、定时发生器(TG/SG)12d、DSP(数字信号处理器，Digital Signal Processor)12e、编码电路12f、AGC(自动增益控制，Automatic Gain Control)电路12g、CLP(箝位，Clamp)电路12h和输出电路12i。配置上述周边电路12，以便分别包围上述摄像区域11的周边。此外，在上述周边电路12之中，仅ADC12a是模拟类的周边电路，其它为逻辑类的周边电路。在由2层结构形成的半导体衬底(后述的)之上，形成这些摄像区域11和周边电路12。
图2示出了图1中所示的CMOS图像传感器的剖面结构。在本实施方式中，举例示出了例如沿图1的II-II线的剖面。在本上述方式的情况下，半导体衬底21为2层结构。即，此半导体衬底21其下侧的部分(下层部分)为含有P型杂质的衬底本体22。此外，半导体衬底21其上侧的部分(上层部分)为含有N型杂质的第一N型半导体层23。
例如，在由Si形成的衬底本体22中，含有作为P型杂质的硼(B)。因此，衬底本体22也可以称为P型半导体衬底。衬底本体22中的硼浓度(P型杂质浓度)设定为例如大约2×1018cm-3(2E18cm-3)。
另一方面，通过在衬底本体22的表面上进行外延生长来形成第一N型半导体层23。在本实施方式中，图2中用实线箭头标记T1表示的厚度在成为约5.0μm之前，是通过外延生长方法在衬底本体22的表面上淀积第一N型半导体层23。作为外延生长层的第一N型半导体层23中含有作为N型杂质的磷。因此，第一N型半导体层也还和以称为N型外延层。第一N型半导体层23中的磷浓度(N型杂质浓度)例如可以设定为大约2×1015cm-3。
像这样，半导体衬底21就成为在P型半导体衬底22的上面层叠N型外延层23的2层结构。在下面的说明中，称此半导体衬底21为N/P+衬底。
通常，在制作此N/P+衬底21时，N型外延层23的生长速度设定在约为1μm/分，在P型半导体衬底22上外延长N型外延层23。这种设定(成膜条件)的情况下，从作为N/P+型衬底21的深位置(深层部)的P型半导体衬底22侧向作为N/P+型衬底21的浅位置处(表层部)的N型外延层23，作为P型杂质的硼几乎没有扩散(移动)。因此，在P型半导体衬底22和N型外延层23的交界面，如后所述，硼浓度的曲线轮廓变得陡峭。此外，在原有制作的状态的N/P+型衬底21中，其PN结(24)相当于P型衬底22和N型外延层23的交界面。即，在贮备状态的N/P+型衬底21中，如上所述，PN结(24)位于距N/P+型衬底21的表面约5.0μm的深度处。
在实际制造CMOS图像传感器时，预先对N/P+型衬底21实施加热处理。由此，使P型半导体22中的硼扩散到N型外延层23中。例如，在约1150℃下通过1.5小时执行此加热处理。此加热处理的结果，从P型半导体衬底22中向N型外延层23中渗出作为P型杂质的硼，在P型半导体衬底22的上面，形成作为第三P型半导体层的P型阱(P-well)25。在实施加热处理后的N/P+型衬底21中，此PN结24相当于P型阱25和N型外延层23的交界面。此外，图2中实线箭头标记T2所表示的、形成P型阱25后的N型外延层23的厚度约为2.5～3.5μm。即，在实施加热处理后的N/P+型衬底21中，PN结24位于距N/P+型衬底21的表面约2.5～3.5μm的深度处。而且，在P型阱25的PN结24附近的硼浓度成为约2×1015cm-3。
像这样，利用在其PN结24附近的硼浓度，将在P型半导体衬底22上形成的P型阱25的P型杂质的浓度设定为约2×1015cm-3。相对于此，如上所述，将作为P型半导体衬底22的P型杂质浓度的硼浓度设定为约2×1018cm-3。即，N/P+型衬底21中，将深度距其表面约大于5.0μm的深层部的P型杂质的浓度设定为高于作为其正上方的深度约从2.5～3.5μm到5.0μm的浅位置的P型杂质的浓度。
通常，在P型杂质的浓度高的区域中，作为载流子的电子的寿命短，电子迅速与空穴再结合。因此，即使N/P+型衬底21中生成的电子从N/P+型衬底21的表面扩散到比约5.0μm更下方的深层部，此电子也迅速与空穴再结合。此外，在距N/P+型衬底21的表面约5.0μm的浅位置处生成的电子即使要扩散到N/P+型衬底21的深层部，也会在P型杂质的浓度急剧变化的P型阱25和N型外延层23的交界面附近向N/P+型衬底21的表面侧返回跃迁。具体地，即使在距N/P+型衬底21的表面约5.0μm的浅位置处生成的电子向N/P+型衬底21的深层部扩散，也会因为在PN结24附近存在的势垒壁而向N/P+型衬底21的表面侧返回。
在此，在使用这种结构的N/P+型衬底21制造的CMOS图像传感器中，在每一芯片中设置摄像区域11，周边电路模拟区域(第2周边电路区域)13，周边电路逻辑区域(第1周边电路区域)14及芯片切断部15。而且，分别在周边电路13中形成P型阱(第二P型半导体层)13′，在周边电路逻辑区域14中形成P型阱(第一P型半导体层)14′。在此情况下，P型阱13′、14′都具有从N/P+型衬底21的表层部(N型外延层23的表面部)到达P型半导体衬底22(或P型阱25)的深度，且被连续地形成。芯片切断部15称为划片线部分分。
然后，在对应摄像区域11的N型外延层23的表面27部附近，通过常规(现有)的加工形成读出晶体管的栅极26及作为检测部27的漏极等。与此同时，在N型外延层23的表面部附近，虽然没有图示，但通过常规的加工形成有电容器及栅极布线等。
此外，在对应摄像区域11的N型外延层23的表面部中，在其多个部位，通过常规的加工彼此独立地设置作为光电转换部的光电二极管(Photo Diode)(PD)28。具体地，在N型外延层23的表面上，图案形成未图示的抗蚀剂膜以使其成为规定的图形。此后，向N型外延层23的表面部离子注入作为N型杂质的磷。此时，作为N型杂质的浓度的磷浓度(P浓度)的峰值的深度主要由注入P离子时的能量的大小来决定。在本实施方式中，作为P离子的注入条件，利用约300KeV(千电子伏特)的注入能量，将P离子的剂量设定在1.2×1012cm-2。由此，在N型外延层23的表面部的多个部位形成由第二N型半导体层构成的光电二极管28。即，具有磷浓度的峰值位于距N型外延层23的表面约0.4μm的深度这样的磷浓度曲线轮廓，在N型外延层23的表面部设置多个光电二极管28。
此外，在对应摄像区域11的N型外延层23的表面部中，形成作为元件隔离区域的、例如由氧化膜构成的多个STI(浅沟槽隔离，hallow Trench Isolation)29。使这些STI29距N型外延层23的表面的深度约为0.3～0.35μm。
并且，在对应摄像区域11的N型外延层23中，用单独围绕光电二极管28的图形设置由多层构成的第四P型半导体层30。分别从N型外延层23的表面附近向P型阱25侧设置有第四P型半导体层30。具体地，在各STI29及检测部27的下侧分别设置第四P型半导体层30。通过对N型外延层23多次离子注入作为P型杂质的例如硼，分别形成第四P型半导体层30。第四P型半导体层30中，各层的中央部30a的硼浓度比其周边部的硼浓度更高。
本实施形态的情况，形成由5层构成的第四P型半导体层30。因此，为了形成这些由5层构成的第四P型半导体层30，进行5次硼的离子注入。这些5次离子注入中的注入能量及B离子的剂量，从第1次开始依次设定为约200KeV下约7×1012cm-2，约400 KeV下约5×1011cm-2，约650 KeV下约5×1011cm-2，约1100KeV下约5×1011cm-2，以及约1700KeV下约5×1011cm-2。在这种设定(注入条件)之下，在结束5次的离子注入的时刻，分别用由5层构成的第四P型半导体层30无间隙地填埋在各STI29及检测部27和P型阱25的表面部之间。即，在结束5次离子注入的时刻，各STI29及检测部27和P型阱25的表面部之间的N型外延层23，通过由5层构成的第四P型半导体层30进行实质上的P型半导体层化。再有，分别设置在检测部27的下侧的第四P型半导体层30中，检测部27的正下方的第四P型半导体层30、即最上层的第四P型半导体层30还作为所谓的击穿停止层起作用。
在上述的离子注入工序中，通过热扩散，使P型半导体衬底22中的硼从P型半导体衬底22中向N型外延层23侧渗出。由此，与进行离子注入前相比，作为N型外延层23和P型阱25的结合交界面的PN结24就会进一步地向N/P+型衬底21侧上升。具体地，在结束5次离子注入的时刻的N型外延层23的厚度约为2.0μm。即，在结束5次离子注入的时刻的PN结24位于距N/P+型衬底21的表面约2.0μm的深度处。因此，从N/P+型衬底21的表面到PN结24的厚度约为2.0μm的N型外延层23能够通过由5层构成的第四P型半导体层30进行实质上的P型半导体层化。
像这样，沿STI29及检测部27分别设置且具有从STI29及检测部27的正下方到达P型阱25的深度，不中断地、连续地设置由5层构成的第四P型半导体层30。由此，使光电二极管28与彼此邻接的其它的光电二极管28在电方面元件隔离。即，以分别单独围绕光电二极管28的方式设置的第四P型半导体层30就与P型阱25一起，作为将光电二极管28之间电隔离的阻挡层起作用。
此外，本实施形态的情况下，即使在将晶片状的N/P+型衬底21切割成多个芯片的芯片切断部15，也同样地设置由5层构成的第四P型半导体层30。此芯片切断部15的第四P型半导体层30与设置在STI29及检测部27的下侧的第四P型半导体层30同时形成。即在本实施方式中，在STI29及检测部27的下侧分别设置由成为阻挡层的由5层构成的第四P型半导体层30时，还同时对对应划片线部分分的、N型外延层23离子注入硼。由此，与设置在各STI29及检测部27的下侧的各第四P型半导体层30相同，在芯片切断部15中不中断地连续设置具有从N型外延层23的表面部到达P型阱25的深度的、由5层构成的第四P型半导体层30。像这样，即使在N/P+型衬底21的芯片切断部15中，从N/P+型衬底21的表面到PN结24的厚度约2.0μm的N型外延层23也能够通过由5层构成的第四P型半导体层30进行实质上的P型半导体层化。
在这种结构的情况下，不增加工序数量同时进行就能够容易地形成作为阻挡层的第四P型半导体层30和芯片切断部15的第四P型半导体层30。
此外，N/P+型衬底21，在后工序中，沿芯片切断部15分割成多个芯片。在芯片部15中，从N/P+型衬底21的表面至背面由第四P型半导体层30，P型阱25及P型半导体衬底22构成。因此，在芯片切断部15中，即使切断N/P+型衬底21，在此切断面也不会呈现出PN结24。
并且，为了使光电二极管28成为S3(表面屏蔽传感器)结构，在光电二极管28的表面部分别设置屏蔽(shield)层(PD-p层)32。具体地，首先，在除光电二极管28以外的N型外延层23的表面上，图案形成未图示的抗蚀剂膜以使其成为规定的图形。此后，在光电二极管28的表面部中离子注入作为P型杂质的硼。此时，注入能量及B离子的剂量设定为在约10KeV下1×1013cm-2。由此，通过由硼形成的作为P型半导体层的屏蔽层32分别覆盖作为N型半导体层的光电二极管28的表面部(表面能级)来进行屏蔽。即，通过在光电二极管28的表面部形成屏蔽层32，就能够将将实质上执行光电转换的N型半导体层(28)埋入N型外延层23的表层部。通过这样，用由硼形成的P型半导体层(32)来屏蔽N型半导体层(28)的表面，形成S3结构的光电二极管28。
在这种结构的情况下，在光电二极管28的表面附近，再次提高作为P型杂质的硼的浓度。具体地，光电二极管28的表面附近的硼的浓度成为约1×1019cm-3。
另一方面，如上所述，在对应周边电路模拟区域13及周边电路逻辑区域14的部分中，分别形成P型阱13′、14。以邻接摄像区域11的方式形成P型阱13′、14′。具体地，在N型外延层23的表面上，图案形成未图示的抗蚀剂膜以使其成为规定的图形。此后，向N型外延层23的表面部离子注入作为P型杂质的硼。此时，作为P型杂质的浓度的硼浓度的峰值的深度主要由注入B离子时的能量的大小来决定。
在本实施方式中，作为B离子的注入条件，注入能量及B离子的剂量设定为在约800KeV下约1×1013cm-2以及约1500KeV下约5×1011cm-2。在这种设定(注入条件)之下，在N型外延层23的表面部2次离子注入硼。由此，在距N型外延层23的表面约2.0μm的深度处，分别形成由具有硼浓度曲线轮廓的第1、第2半导体层构成的P型阱13′、14′。即，在N/P+型衬底21的表层部，隔着P型阱25，设置连接在P型半导体衬底22的P型阱13′、14′。P型阱13′、14′中的硼浓度设定为约2×1015cm-3。
然后，在用于形成模拟类的周边电路12的周边电路模拟区域13中，利用常规的加工形成ADC12a。虽然为了简便在附图中没有详细地示出，但在对应周边电路模拟区域13的P型阱13′的表面附近，例如分别形成用于形成N型MOS晶体管的P型阱12-1及用于形成P型MOS晶体管的N型阱12-2。即，在P型阱12-1中形成N型MOS晶体管，在N型阱12-2中形成P型MOS晶体管，实现ADC12a的装配。
此外，在用于形成逻辑类的周边电路12的周边电路模拟区域14中，利用常规的加工形成DAC12b、定时控制电路12c、TG/SG 12d、DSP12e、编码电路12f、AGC电路12g、CLP电路12h及输出电路12i。虽然为了简便在附图中没有详细地示出，但在对应周边电路的逻辑区域14的P型阱14′的表面附近，例如分别形成用于形成N型MOS晶体管的P型阱12-1及用于形成P型MOS晶体管的N型阱12-2。即，在P型阱12-1中形成N型MOS晶体管，在N型阱12-2中形成P型MOS晶体管，实现DAC12b、定时控制电路12c、TG/SG 12d、DSP12e、编码电路12f、AGC电路12g、CLP电路12h及输出电路12i的装配。
最终，在经过利用常规的加工形成铝(Al)布线等规定的工序后，沿芯片切断部15划片N/P+型衬底21，按芯片单位分别进行分割。由此，完成根据本实施形态的CMOS图像传感器。其结果，得到了如上所述的由所希望的结构形成的CMOS图像传感器。即，在使用N/P+型衬底21的CMOS图像传感器中，光电二极管28被P型阱25及第四P型半导体层30单独地围起来，彼此电隔离，并且能够阻止在芯片的切断面出现PN结24。与此同时，能够获得，形成模拟类的周边电路12的P型阱13′及形成逻辑类的周边电路12的P型阱14′通过P型阱25与P型半导体衬底22连接的CMOS图像传感器。
图3是表示在上述结构的CMOS图像传感器中，沿N/P+型衬底21的厚度方向的杂质浓度曲线轮廓的图。在此，示出了图2中用III-III线表示的、对应周边电路模拟区域13(特别是P型阱12-1)的部分的、相对于深度方向的硼浓度。
即对对应周边电路模拟区域13的部分进行设定，以使P型阱12-1，P型阱13′，P型阱25及P型半导体衬底22的各自的硼浓度如此图所示。再有，即使对于对应周边电路逻辑区域14(特别是P型阱12-1)的部分的、相对于深度方向的硼浓度而言，也几乎同样地进行设定。
图4是表示上述CMOS图像传感器的摄像区域11的一部分的平面图。如图4所表明的，光电二极管28其周边被第四P型半导体层30所包围。由此，每一个光电二极管28通过设置在其周围的各第四P型半导体层30，与邻接的其它光电二极管28电隔离、绝缘。
图5简要示出了上述CMOS图像传感器中的像素的结构。CMOS图像传感器的各像素结构为具有复位晶体管1、读出晶体管2、放大晶体管3、地址晶体管4及光电二极管28。复位晶体管1及读出晶体管2的源极·漏极间直接连接。同样地，放大晶体管3及地址晶体管4的源极·漏极间直接连接。此外，放大晶体管3的栅极连接在复位晶体管1及读出晶体管2的源极·漏极间的连接点上。并且，光电二极管28其顺方向侧的端子连接到读出晶体管2的源极(或漏极)。
接着，参照图6，说明本实施方式的CMOS图像传感器的沿N/P+型衬底的厚度方向的杂质浓度、电子分布及电势。图6分别表示沿着图2中所示的CMOS图像传感器的VI-VI线的杂质浓度、电子分布及电势。
首先，说明图6的上段侧的曲线图。在图6上段侧的曲线图中，图中用“B”表示的区域代表由P型半导体层构成的屏蔽层32中的杂质浓度。此外，图中用“C”表示的区域代表由N型半导体层构成的光电二极管28中的杂质浓度。此外，图中用“D”表示的区域代表N型外延层23中的杂质浓度。此外，图中用“E”表示的区域代表P型阱25中的杂质浓度。再有，图中用“F”表示的区域代表P型半导体衬底22中的杂质浓度。
如图6的上段侧的曲线图所表明的，从P型半导体衬底22的深层部到P型阱25的表面，作为P型杂质浓度的硼浓度慢慢地降下来。而且，在位于深度约2.0μm的位置的P型阱25和N型外延层23的交界面(24)处，由于杂质的导电类型互不相同，所以杂质浓度急剧变化，成为陡峭的曲线轮廓。此外，在N型外延层23和由N型半导体层构成的光电二极管28的交界面，由于杂质相同，所以杂质浓度平缓地变化。并且，在光电二极管28中，在深度约0.4μm处，作为N型杂质的磷浓度达到峰值。还有，在光电二极管28和由P型半导体层构成的屏蔽层32的交界面，由于杂质互不相同，杂质浓度暂时降下来。并且，在屏蔽层32中，在其表面附近，作为P型杂质浓度的硼浓度达到峰值。此外，如图6的上段侧的曲线图所表明的，N/P+型衬底21中的电子(载流子)的分布的峰值(极大)与光电二极管28中的N型杂质浓度(磷浓度)的峰值(极大)基本上一致。
接着，说明图6下段侧的曲线图。图6的下段侧的曲线图示出了N/P+型衬底21中的电势的分布。如图6下段侧的曲线图及图6上段侧的曲线图所表明的，N/P+型衬底21中的电势为极小(最小)的位置与光电二极管28中的N型杂质浓度(磷浓度)的峰值(极大)及N/P+型衬底21中的电子分布的峰值(极大)的位置基本上一致。
N/P+型衬底21中的电子的运动(动作)与通常所知的物理现象非常匹配。即，通过光电二极管28的光电作用，即使在N/P+型衬底21内产生的电子从光电二极管28泄漏而扩散到作为N/P+型衬底21的深层部侧的P型半导体衬底22侧，也会因为势垒壁而返回跃迁至N/P+型衬底21的表层部侧。而且，从光电二极管28泄漏出去的电子最终通过扩散等，再次聚集在N/P+型衬底21中的电势变低的光电二极管28中。特别是，从光电二极管28中泄漏出去的电子再次聚集到N/P+型衬底21中的电势成为极小(最小)的光电二极管28中的杂质浓度为峰值的位置。其结果，在使用N/P+型衬底21的本实施方式的CMOS图像传感器中，能够提高光电二极管28的感光度。
如上所述，根据此第1实施方式，能够使形成模拟类周边电路12的P型阱13′及形成逻辑类周边电路12的P型阱14′，通过P型半导体衬底22接地。因此，能够使由逻辑电路及模拟电路产生的脉冲信号成为波形稳定的良好的信号，能够解决所谓的脉冲产生的定时移位的问题。而且，在使用N/P+型衬底21的CMOS图像传感器中，通过P型阱25及第四P型半导体层30，能够电隔离光电二极管28，同时能够阻止在芯片的切断面出现PN结24。因此，就能够获得可以抑制因在邻接的像素(光电二极管)中漏进电子而产生的混色、感光度下降、图像浮散的CMOS图像传感器。其结果，在使用N/P+型衬底的CMOS图像传感器中，在能够构成在混色·感光皮·图像浮散特性上优良的结构的同时，还能够维持周边电路高的频率特性等，能够构成更加适合多像素化或高速化的结构。
(第2实施方式)
图7表示根据本发明的第二实施方式的采用N/P+衬底的CMOS图像传感器(放大型固体摄像器件)的基本结构。本实施方式中，以单片化的CMOS图像传感器为例进行说明。此外，说明分别在对应周边电路模拟区域13的N/P+型衬底21的表层部形成深的P型阱(第二P型半导体层)′，在对应周边电路逻辑区域14的N/P+型衬底21的表层部形成比P型阱13′浅的P型阱(第一P型半导体层)14″的情况。再有，对与图2相同的部分赋予相同的符号，在此省略其详细的说明。
即，此第2实施方式与上述第1实施方式不同点在于，在周边电路模拟区域13及周边电路逻辑区域14中，仅周边电路模拟区域13的P型阱13′结构为通过P型阱25连接到P型半导体衬底22。
此外，图8示出根据本实施方式的CMOS图像传感器的、沿N/P+型衬底的厚度方向的杂质浓度曲线轮廓。在此，示出了图7中由VIII-VIII线表示的、对应周边电路逻辑区域14(特别是P型阱12-1)的部分的、相对于深度方向的硼浓度。如此图所表明的，在N型外延层23和P型阱14″的交界面，及N型外延层23和P型阱25的交界面，各自的浓度变化变得急剧。这是因为，在对应周边电路逻辑区域14的P型阱14″和P型阱25的相互间存在相反导电类型的N型外延层23。
在本实施方式的情况下，例如如图7所示，P型阱13′，连续形成在对应周边电路模拟区域13′的区域，具有从N/P+型衬底21的表层部到达P型阱25(或P型半导体衬底22)的深度。相对于此，P型阱14″形成在对应周边电路逻辑区域14的区域，例如具有距N/P+型衬底21的表层部1μm左右的深度。
即，在对应周边电路模拟区域13的N/P+型衬底21的表层部中以邻接摄像区域11的方式形成P型阱13′。P型阱13′一直形成到深的位置(约2.0μm)，与P型阱25接触。另一方面，在对应周边电路14的N/P+型衬底21的表层部中，以与摄像区域11邻接的方式形成P型阱14″。P型阱14″没有形成到深的位置，不与P型阱25接触。具体地，在N型外延层23的表面上，图案形成未图示的抗蚀剂膜，成为规定的图形。此后，向N型外延层23的表面部中离子注入作为P型杂质的硼。此时，作为P型杂质的浓度的硼浓度的峰值的深度主要由注入B离子时的能量的大小决定。
作为B离子的注入条件，第1次的注入能量及B离子的剂量分别设定为在约800KeV下约1×1013cm-2，第2次的注入能量及B离子的剂量分别设定为在1500KeV下约5×1011cm-2。在此设定(注入条件)下，在重复进行规定图形的抗蚀剂膜的形成和剥离的同时，还在对应周边电路模拟区域13的部分中进行2次(第1次和第2次)的离子注入，形成深的P型阱13′。另一方面，在对应周边电路逻辑区域14的部分中进行1次(仅第1次或第2次的任何1次)离子注入，形成比P型阱13′浅的P型阱14″。由此，在对应周边电路模拟区域13的N/P+型衬底21的表层部中，形成距N型外延层23的表面约2.0μm的深度的、由具有硼浓度曲线轮廓的第二P型半导体层构成的P型阱13′。相对于此，在对应周边电路逻辑区域14的N/P+型衬底21的表层部中，形成距N型外延层23的表面约1.0μm的深度的、由具有硼浓度曲线轮廓的第一P型半导体层构成的P型阱14″。
像这样，分别在N/P+型衬底21的表层部中，隔着P型阱25，设置连接在P型半导体衬底22的P型阱13′，和因在与P型阱25之间残留N型外延层23而不与P型半导体衬底22相连的P型阱14″。P型阱13′、14″中的硼浓度(P型杂质浓度)例如设定为约2×1015cm-3。
然后，在用于形成模拟类的周边电路12的周边电路模拟区域13中，利用常规的加工形成ADC12a。此外，在用于形成逻辑类的周边电路12的周边电路模拟区域14中，利用常规的加工形成DAC12b、定时控制电路12c、TG/SG12d、DSP12e、编码电路12f、AGC电路12g、CLP电路12h及输出电路12i。虽然为了简便在附图中没有详细地示出，但在对应周边电路模拟区域13的P型阱13′的表面附近及对应周边电路的逻辑区域14的P型阱14″的表面附近，例如分别形成用于形成N型MOS晶体管的P型阱12-1及用于形成P型MOS晶体管的N型阱12-2。
再有，在对应周边电路逻辑区域14的N型外延层23的表面部(P型阱14″的表面附近)中，还以例如注入能量及剂量约1500KeV及约5×1013cm-2离子注入磷。由此，能够提高原本薄的N型外延层23的浓度(约2×1015cm-3)，能够保持阱(12-1、12-2)间的隔离耐压。但是，此工序也可以根据设计标准而省略。
如上所述，本实施方式这种结构的情况，关于模拟类的周边电路12，由于P型阱13′连接到P型半导体层底22，所以能够获得稳定的零电位。关于逻辑类周边电路12，P型阱14″没有连接在P型半导体衬底22。因此，能够解决因由逻辑类的周边电路12产生的噪音飞进摄像区域11内及周边电路模拟区域13内而引起的所谓纵条纹和横条纹等图像特性的劣化的问题。再有，逻辑类的周边电路12的情况，像模拟类的周边电路12那样，不会由于稍微的脉冲波形的变形及定时的延迟而使特性劣化，所以零电位的一些波动不影响图像特性。
即，在使用N/P+型衬底21的CMOS图像传感器中，在使形成逻辑类周边电路12的P型阱13′连接到P型半导体衬底22的情况下，能够获得稳定的零电位。因此，能够使由模拟类的周边电路12形成的脉冲信号成为稳定的良好的波形，不产生定时的延迟。此外，在使用N/P+型衬底21的CMOS图像传感器中，由于N/P+型衬底21中产生的载流子会迅速再结合，因此能够抑制因电子泄漏到邻接的像素(28)内而产生的所谓混色·图像浮散的画质劣化。而且，在使用P+型衬底21的CMOS图像传感器中，在使周边电路逻辑区域14中的P型阱14″与P型半导体衬底22隔离的情况下，能够阻止由逻辑类周边电路12产生的噪音通过P型半导体衬底22及P型阱25飞入到周边电路模拟区域13内和摄像区域11内。由此，能够抑制纵条纹和横条纹的图像特性不良的发生。
本领域普通技术人员容易理解附加的优点并进行修改。因此，在本发明的更宽范围方面的本发明不限于在此展示并描述的具体详细和表述的各实施例。因此，在不脱离附加权利要求及其等同含义所限定的本发明的基本概念的精神和范围之内，可以进行各种修改。
权利要求
1.一种固体摄像装置，包括半导体衬底，上述半导体衬底由含有P型杂质的衬底本体和在上述衬底本体上设置的第一N型半导体层构成；含有多个光电转换部的摄像区域，上述多个光电转换部由在上述第一N型半导体层的表面部上彼此独立设置的第二N型半导体层构成；第一周边电路区域，上述第一周边电路区域由在上述第一N型半导体层上形成的第一P型半导体层构成；以及第二周边电路区域，上述第二周边电路区域由在上述第一N型半导体层上以连接上述衬底本体的方式形成的第二P型半导体层构成。
2.根据权利1所述的固体摄像装置，上述第二P型半导体层具有从上述第一N型半导体层的表面部到达上述衬底本体的深度，并被连续地形成。
3.根据权利1所述的固体摄像装置，在上述第1周边电路区域中设置有逻辑类的周边电路。
4.根据权利1所述的固体摄像装置，在上述第2周边电路区域中设置有模拟类的周边电路。
5.根据权利1所述的固体摄像装置，在上述衬底本体和上述第一N型半导体层之间，还设置有第三P型半导体层；上述第二P型半导体层通过上述第三P型半导体层与上述衬底本体连接。
6.根据权利1所述的固体摄像装置，上述第一N型半导体层是外延生长层。
7.根据权利1所述的固体摄像装置，在上述摄像区域中，还设置有多个第四P型半导体层，以便使上述多个光电转换部相互隔离。
8.根据权利7所述的固体摄像装置，分别层叠多个杂质层来构成上述多个第四P型半导体层。
9.根据权利1所述的固体摄像装置，将上述第一P型半导体层形成为具有从上述第一N型半导体层的表面部到达上述衬底本体的深度。
10.根据权利1所述的固体摄像装置，将上述第一P型半导体层形成为具有从上述第一N型半导体层的表面部没有到达上述衬底本体的深度。
11.根据权利10所述的固体摄像装置，在上述第一P型半导体层和上述第一N型半导体层之间，及上述第一N型半导体层和上述衬底本体之间分别具有急剧的浓度变化。
12.根据权利1所述的固体摄像装置，上述衬底本体中的电子的分布的峰值大致与上述第二N型半导体层中的杂质浓度的峰值一致。
13.根据权利1所述的固体摄像装置，上述衬底本体中的电势成为极小的位置大致与上述第二N型半导体层中的杂质浓度的峰值及上述衬底本体中的电子的分布的峰值一致。
14.根据权利1所述的固体摄像装置，上述衬底本体从其深层部到表层部，杂质浓度逐渐变小。
15.根据权利1所述的固体摄像装置，上述第一N型半导体层和上述衬底本体之间杂质浓度急剧地变化。
16.根据权利1所述的固体摄像装置，上述第一N型半导体层和上述第二N型半导体层之间杂质浓度平缓地变化。
全文摘要
一种固体摄像装置，包括半导体衬底，上述半导体衬底由含有P型杂质的衬底本体和在上述衬底本体上设置的第一N型半导体层构成；含有多个光电转换部的摄像区域，上述多个光电转换部由在上述第一N型半导体层的表面部上彼此独立设置的第二N型半导体层构成；以及第一周边电路区域，上述第一周边电路区域由在上述第一N型半导体层上形成的第一P型半导体层构成。此固体摄像装置还包括第二周边电路区域，上述第二周边电路区域由在上述第一N型半导体层上以连接上述衬底本体的方式形成的第二P型半导体层构成。
文档编号H01L27/146GK101017837SQ20061006448
公开日2007年8月15日 申请日期2006年11月10日 优先权日2005年11月11日
发明者井上郁子, 后藤浩成, 山下浩史, 井原久典, 田中长孝, 山口铁也 申请人:株式会社东芝