专利名称：有源元件以及开关电路装置的制作方法
技术领域：
本发明涉及一种具有异质结型双极晶体管的有源元件以及开关电路装置，特别是涉及一种温度补偿型的有源元件以及开关电路装置。
背景技术：
异质结型双极晶体管(Heterojunction Bipolar Transistor以下称为HBT)与通常的同质结型双极晶体管相比发射效率高且电流放大率hFE大，故可大幅度地提高基极浓度，而可在整个基极均匀地进行晶体管工作。其结果是，与GaAs MESFET(Metal Semicondutor Field Effect Transistor金属半导体场效应晶体管)、GaAs JFET(Junction FET结型场效应晶体管)、HEMT(High Electron Mobility Transistor高电子迁移率晶体管)相比，其电流密度高且连通电阻低所以具有良好的效率性，增益性，失真特性。
在手机等移动体用通信设备中，高效且小型的高频开关元件是不可缺少的。因此，公知有如图26所示的将双向的HBT作为开关元件而构成开关电路的结构。
图26是表示将HBT作为开关元件使用的开关电路的一例。图26(A)为电路图、图26(B)为表示HBT结构的剖面图。
如图26(A)，该电路具有发射极与天线ANT连接的第一HBT320和集电极与天线ANT连接的第二HBT321，第一HBT320的集电极与发送信号用侧电路Tx连接。另外，第二HBT321的发射极与接收信号侧电路Rx连接，HBT320，321的各基极经由电阻322分别与发送信号用控制端子CtrlTx和接收信号用控制端子CtrlRx连接。
如图26(B)所示，在半绝缘性GaAs衬底310之上形成n型GaAs副集电极层311，在副集电极层311之上层叠n型AlGaAs集电极层312、p型GaAs基极层313、n型AlGaAs发射极层314、n型GaAs发射接触层315等成台面形而构成。
在副集电极层311的表面夹着集电极层312的位置上配置集电极316。在集电极313的表面夹着发射层314的位置上配置基极317。在发射接触层315的上部配置发射极318。将图中所示的最小单位HBT作为单位元件320′(321′)，通过将它们并联连接而构成作为有源元件的第一HBT320(第二HBT321)(如参考专利文献1)专利文献1特开2000-260782号公报HBT的发射极318、基极317、集电极316形成为梳齿状。将图26(B)所示的结构作为一个单位元件，将多个单位元件并联连接而构成开关元件等的有源元件。
由于HBT的基极-发射极间电流具有正的温度系数，所以集电极电流也具有正的温度系数。因此，若设法使基极电流增加而提高电流密度，则在多个并联连接的HBT的单位元件中，电流向一个单位元件集中而发生二次击穿而容易造成破坏。
目前，为了避免这样的在可靠性方面的问题而存在不能充分地将电流密度提高的问题。
另外，为了解决该问题通常采取以下的措施。即，将发射镇流电阻及基极镇流电阻插入HBT320的梳齿状单位元件320′。但是，若插入发射镇流电阻及基极镇流电阻则又产生了高频特性分劣化的问题。
发明内容
本发明为解决上述问题而构成，本发明的第一方面提供一种有源元件，具有化合物半导体衬底，其层叠多个形成至少一个异质结的半导体层而成；第一晶体管，其设置在所述衬底上，将所述半导体层的第一、第二、第三半导体层分别形成为集电极层、基极层、发射极层，并具有集电极、基极、发射极；第二晶体管，其设置在所述衬底上，并具有栅极、源极、漏极；单位元件，其将所述第一晶体管和第二晶体管经由分离区域而邻接配置，并将所述第一晶体管的所述基极和所述第二晶体管的所述源极连接而成。并联连接多个所述单位元件，并将所述各单位元件的所述第二晶体管的漏极与电源端子连接，通过输入到所述第二晶体管的所述栅极的电压信号使所述各单位元件的所述第一晶体管的集电极-发射极之间的电流改变。
本发明的第二方面在于提供一种电路装置，其具有化合物半导体衬底，其层叠多个形成至少一个异质结的半导体层而成；第一晶体管，其设置在所述衬底上，将所述半导体层的第一、第二、第三半导体层分别形成为集电极层、基极层、发射极层，并具有集电极、基极、发射极；第二晶体管，其设置在所述衬底上，并具有栅极、源极、漏极；单位元件，其将所述第一晶体管和第二晶体管经由分离区域而邻接配置，并将所述第一晶体管的所述基极和所述第二晶体管的所述源极连接而成；多个开关元件，其将所述单位元件并联连接；第一RF端口，其与所述多个开关元件的集电极或发射极共用连接；多个第二RF端口，其与所述多个开关元件的发射极或集电极分别连接；电源端子，其分别与所述多个开关元件的漏极连接。分别向所述第二晶体管的栅极施加控制信号，通过由所述第二晶体管的导通所供给的电流驱动所述第一晶体管，并在所述第一和第二RF端口间形成信号路径。
图1(A)、(B)是说明本发明的第一实施例的电路图；图2是说明本发明的第一实施例的平面图；图3是说明本发明的第一实施例的(A)剖面图、(B)剖面图、(C)立体图、(D)立体图；图4(A)～(C)是说明本发明的第一实施例的剖面图；图5是说明本发明的第一实施例的(A)电路图、(B)电路方块图；图6(A)、(B)是说明本发明第二实施例的剖面图；图7(A)、(B)是说明本发明第二实施例的剖面图；图8是说明本发明第三实施例的(A)电路概要图、(B)电路图；图9是说明本发明第三实施例的平面图；图10是说明本发明的第三实施例的(A)剖面图、(B)剖面图、(C)立体图、(D)立体图；图11(A)、(B)是说明本发明第三实施例的特性图；图12(A)～(C)是说明本发明第三实施例的剖面图；图13(A)、(B)是说明本发明第四实施例的剖面图；图14(A)、(B)是说明本发明第四实施例的剖面图；图15(A)、(B)是说明本发明第五实施例的电路概略图；
图16是说明本发明的第五实施例的(A)平面图、(B)剖面图；图17是说明本发明的第五实施例的剖面图；图18是说明本发明第六实施例的电路概略图；图19是说明本发明第七实施例的电路概略图；图20是说明本发明的第一实施例的(A)剖面图、(B)剖面图、(C)立体图、(D)立体图；图21(A)、(B)是说明本发明的第八实施例的剖面图；图22(A)、(B)是说明本发明的第八实施例的剖面图；图23(A)～(C)是说明本发明的第九实施例的剖面图；图24是说明本发明的第十实施例的(A)剖面图、(B)立体图、(C)立体图；图25(A)、(B)是说明本发明的第九实施例的剖面图；图26是说明现有技术的(A)电路图、(B)剖面图。
附图标记说明1 GaAS衬底2 副集电极层3 第一半导体层(集电极层)4 第二半导体层(p+型GaAs层)4a 基极层5 第三半导体层(n型InGaP层)5a 发射极层6 n+型GaAs层6a 发射极接触层7、13 集电极8 基极9、15 发射极4b p+型缓冲层5b 沟道下部层5b′ 沟道层6bs、6bd、6bse、6bde、6bsd、6bdd 集电极层10、16 漏极
11 源极12 栅极12b 掩埋部17 连接配线18、18a 第四半导体层(n型AlGaAs层或n型GaAs层)18b 沟道上部层19、19a 第五半导体层(n型InGaP层)20 分离区域23 传导区域30 分离元件31 非合金欧姆层33、33a、33b 镇流电阻层41 反演电路(インバ一夕回路)51 氮化膜100 单位元件101 单位HBT102 单位FET115、135、115e、115d、135e、135d 源极116、136、116e、116d、136e、136d 漏极120 栅极配线127 第一栅极127b 掩埋部128 第二栅极130 集电极配线150 发射极配线160 漏极配线170 周边传导区域200 有源元件200a 集合元件210 功率放大电路装置R1、R2 电阻
R11、R12、R13 电阻R21、R22、R23 电阻R31、R32、R33 电阻411 电阻412 E型FET413 D型FET414 E型FETL突缘EM 发射极台面BM 基极台面CP 连接点SW、SW1、SW2 开关元件SW1-1、SW1-2、SW1-3 开关元件SW2-1、SW2-2、SW2-3 开关元件SW3-1、SW3-2、SW3-3 开关元件S、S1、S2 开关元件组IN 共用输入端子OUT1 第一输入端子OUT2 第二输入端子OUT3 第三输入端子Ctl 控制端子Ctl1 第一控制端子Ctl2 第二控制端子Ctl3 第三控制端子BP偏压点(バイアスポイント)具体实施方式
下面，利用图1～图25详细说明本发明的实施例。
首先，参照图1～图5，表示本发明的第一实施例的有源元件。图1(A)为有源元件的电路图，图1(B)为构成有源元件的单位元件的电路图。
如图1(A)，有源元件200为并联连接多个单位元件100(虚线)的结构。单位元件100具有第一晶体管101与第二晶体管102。
第一晶体管101为在化合物半导体衬底上层叠作为集电极层、基极层、发射极层的半导体层而形成至少一个异质结，且具有分别与各半导体层连接的集电极、基极、发射极的HBT。HBT具有台面结构，在本实施例中，由最小单位的台面结构所构成的第一晶体管以下称为单位HBT101。
第二晶体管102为与单位HBT101设置在同一衬底上，将两个半导体层作为沟道层，且具有栅极、源极、漏极的MESFET(Metal Semiconductor FieldEffect Transistor金属半导体场效应晶体管)。在本实施例中，由各电极的最小单位构成的第二晶体管102以下称为单位FET102。单位FET102是用于向单位HBT101提供基极电流的驱动晶体管。
一组单位HBT101与单位FET102经由后述的分离区域相邻配置，单位HBT101的基极与单位FET102的源极连接构成为一个单位元件100(虚线)。
多个的单位元件100并联连接构成有源元件200。具体地说，一个单位元件100将单位HBT101的发射极、集电极、以及单位FET102的漏极、栅极分别共用连接其他单位元件100的发射极、集电极、漏极、栅极。
各单位元件100的单位FET102的漏极与电源端子VDD连接。并且，通过施加在单位FET102的栅极上的电压信号使单位HBT101的集电极-发射极间的电流变化。
参照图1(B)，单位元件100的单位HBT101与单位FET102经由分离区域而相邻配置(后述)，单位HBT101的基极与单位FET102的源极连接。单位元件100并联连接，一个单位元件100的基极和源极与不共用连接到其他单位元件100的基极和源极上。
图2是表示有源元件200的平面图。
这样，单位HBT101在平面图中例如图案形成为梳齿状。并且，单位FET102与各单位HBT101连接。即，本实施例的单位元件100形成为梳齿状，将各梳齿分别并联连接构成有源元件200。
在化合物半导体衬底上层叠多个半导体层，形成单位HBT101和单位FET102。
单位HBT101如后所述，以所希望的图案将各半导体层进行台面蚀刻，将构成发射极层、基极层的各半导体层形成为台面状。
通过欧姆金属层(AuGe/Ni/Au)，设置与发射极层、副集电极层分别连接的第一层的发射极9、集电极7，通过欧姆金属层(Pt/Ti/Pt/Au)形成与基极层连接的基极8。发射极9及集电极7设置为梳齿状。以发射极9为中心在其周围如阴影线所示地配置基极8。并且，在基极8的外侧的副集电极层之上配置两个夹持基极8的集电极7。
在第一层的发射极9、集电极7之上通过与它们重叠的配线金属层(Ti/Pt/Au)设置第二层的发射极15、集电极13。第二层的发射极15为与第一层相同的梳齿状。第二层的集电极13与集电极配线130连接。基极8为仅由欧姆金属层形成一层结构。另外，在第二层的发射极15之上，由镀金层设置发射极配线150。
单位FET102如后所述，与单位HBT101设置在同一衬底和半导体层之上。以所希望的图案将半导体层进行台面蚀刻，将构成接触层、沟道层的各半导体层形成为台面状。
通过欧姆金属层(AuGe/Ni/Au)，设置与各接触层分别接触的第一层的漏极10、源极11。在漏极10和源极11之间的沟道层表面上，通过栅极金属层(Pt/Mo)设置栅极12。栅极12位于岛状的源极11、漏极10之间，在与梳齿状的单位HBT101的各电极的延伸方向垂直的方向上延伸设置。
配置漏极10、源极11、栅极12的单位FET102的工作区域形成在由分离区域20将半导体层分离的传导区域23之上。分离区域20是由B+等的离子注入形成的绝缘区域，所以在本实施例中分离区域20以外的区域即由双点划线所包围的区域成为传导区域23。传导区域23例如为包含n型杂质的区域。
在第一层的漏极10之上通过配线金属层(Ti/Pt/Au)设置第二层的漏极16。另外，在第二层的漏极16之上通过镀金层形成漏极配线160。
栅极12在工作区域之外延伸设置，并与由配线金属层形成的栅极配线120连接。栅极配线120将栅极12之间进行配线且与输入电压信号的端子连接。分离区域20也配置在栅极配线120的周围。
在第一层的源极11之上设置配线金属层的连接配线17。连接配线17将单位FET102的源极11与单位HBT101的基极8连接。
单位FET102与单位HBT101设置在同一衬底及同一半导体层之上，一部分的半导体层形成为台面状并由空间分离。在未被进行台面蚀刻的区域通过离子注入形成的分离区域20分离。即，单位HBT101与单位FET102经由设置在同一衬底及半导体层上的分离区域20而相邻配置，单位HBT101的基极8及单位FET102的源极11通过连接配线17连接。另外，在本实施例中，单位HBT101的基极层和集电极层分别与相当于单位FET102的半导体层连续形成。
在本实施例中，如虚线所示，由发射极9、15、基极8、集电极7、13构成的最小单位的台面结构的单位HBT101与由一组源极11、栅极12、漏极10、16构成的单位FET102连接，构成一个单位元件100。
有源元件200分别并联连接多个单位元件100而构成。即，通过集电极配线130各单位HBT101的集电极13、7互相连接。另外，通过发射极配线150各单位HBT101的发射极15、9互相连接。另外，集电极7、13由相邻的单位元件100共用。另外，通过单位FET102的栅极配线120将各单位FET102的栅极12互相连接。
在此，单位HBT101的基极8与单位FET102的源极11在一个单位元件100中由连接配线17连接。在将多个单位元件100配置成梳齿状的线路图中，单位HBT101的基极8之间及单位FET102的源极11之间不直接连接。
单位FET102的漏极16通过镀金层的漏极配线160配线，漏极配线160与电源端子VDD连接。并且单位FET102的栅极配线120与输入电压信号的端子连接。
图3是说明单位元件100的图，图3(A)是图2的a-a线剖面图、图3(B)是图2的b-b线的单位HBT101的剖面图。另外，图3(C)是图3(A)的c-c线所示的剖面将所述单位元件切离成所述两个区域时的单位HBT101的立体图。图3(D)是FET102的立体图。另外，在图3(B)、(C)、(D)中省略连接电极17。另外在图3(C)、(D)中省略第二及其以上层的电极。
另外，在本申请的所有的实施例中，单位元件100及有源元件200的电路图(图1(A))和平面图(图2)是相同的。但是，如图3所示，构成单位元件100(有源元件200)的各半导体层，根据有源元件200的用途而适当选择。因此，第一实施例(图3)表示构成用于放大器(增幅器)的有源元件200的单位元件100，对该例进行说明。
如图3(A)，在半绝缘性的GaAs衬底1之上，层叠多个的半导体层，即n+型GaAs层2、n-型GaAs层3、p+型GaAs层4、n型InGaP层5、n型AlGaAs层18、n型InGaP层19和n+型GaAs层6。另外，n型AlGaAs层18也可以为n型GaAs层，在本实施例中对n型AlGaAs层18进行说明。
通过蚀刻除去半导体层的一部分，形成为台面状。另外，设置到达衬底1的分离区域20。分离区域为由B+等的离子注入形成的绝缘区域20。
单位元件100由台面状的半导体层以及绝缘区域20分离为两个区域，在一侧的区域上形成单位HBT101，在另一侧的区域上形成FET102。
如图3(B)、(C)，单位HBT101的副集电极层2通过外延生长法在衬底1之上形成，是掺杂硅(Si)成3E18cm-3～6E18cm-3的较高的杂质浓度的n+型GaAs层。其厚度为数千。集电极3形成于副集电极层2的一部分区域之上，并且是通过硅掺杂而掺杂成1E16cm-3左右～10E16cm-3左右的杂质浓度的n-型GaAs层。其厚度为数千。基极层4a形成于集电极层3之上，是通过碳(C)掺杂而掺杂成1E18cm-3～50E18cm-3左右的杂质浓度的p+型GaAs层。其厚度为数百～2000。发射极层5a在基极层4a的一部分区域之上形成台面状(发射极台面EM)，是通过硅掺杂而掺杂成1E17cm-3左右～5E17cm-3左右的杂质浓度的n型InGaP层。其厚度为数百～千数百。在发射极层5a之上掺杂硅以成为1E17cm-3左右～5E17cm-3左右的杂质浓度，层叠具有数百～千数厚度的n型AlGaAs层18a。发射极层5a与上层和下层的AlGaAs层及GaAs层进行晶格匹配。另外，在n型AlGaAs层18a之上掺杂硅成为1E17cm-3左右～60E17cm-3左右的杂质浓度，层叠具有数百～千数厚度的n型InGaP层19a。
在此，n型InGaP层5形成单位HBT101的发射极层5a及单位FET102的沟道层的一部分，并且在发射极5a的侧面附近形成突缘L。后面详述，通过使n型InGaP层5的厚度变薄为数百～千数百而在突缘L部分通过表面耗尽层完全耗尽，可防止基极层4a表面的发射极-基极间流过复合电流。n型AlGaAs层18与n型InGaP层5一起形成单位FET102的沟道层的一部分。即，在n型AlGaAs层18的表面形成单位FET102的栅极，n型AlGaAs层18的厚度设定为单位FET102可得到规定的夹断电压Vp的厚度。n型InGaP层19是为形成单位FET102的栅极而使n型AlGaAs层18表面露出的工序中，蚀刻n+型GaAs层6的蚀刻阻止层。
n型InGaP层19的杂质浓度存在以下的两种情况。第一种情况是掺杂硅以成为1E17cm-3左右～5E17cm-3左右的杂质浓度，在发射极-基极间施加反偏压，则耗尽层从发射极-基极间的异质结向发射极层5a以及n型AlGaAs层18扩大。发射极-基极间结合要得到规定的耐压需要充分确保该耗尽层的延伸距离。但发射极层5a及n型AlGaAs层18的总厚度作为使该耗尽层延伸的距离是不够的。
在这种情况下，n型AlGaAs层19也成为用于得到集电极-基极间的规定耐压的、耗尽层延伸的区域的一部分。即，在第一种情况下，使n型AlGaAs层19的杂质浓度为1E17cm-3左右～5E17cm-3左右，通过在集电极层5a、n型AlGaAs层18、及n型InGaP层19三层扩大耗尽层确保集电极-基极间的规定耐压。
第二种情况是在n型InGaP层19上掺杂硅以成为20E17cm-3左右～60E17cm-3左右的杂质浓度。如上所述，在发射极-基极间施加反偏压时，在发射极层5a以及n型AlGaAs层18耗尽层扩大，从而确保发射极-基极间的规定的耐压。第二种情况下仅以发射极层5a及n型AlGaAs层18的总厚度作为使耗尽层扩大延伸的距离就足够。这时，通过使n型AlGaAs层19的杂质浓度为20E17cm-3左右～60E17cm-3左右的高浓度，降低单位HBT101的发射极寄生电阻性分量及单位FET102的源极(漏极)寄生电阻性分量。
另一方面，在第一种情况下，若使n型InGaP层19的杂质浓度为20E17cm-3～60E17cm-3左右的高浓度，则在发射极-基极间施加反偏压时，耗尽层以发射极-基极间的规定的耐压以下的反偏压电压到达n型InGaP层19。所以，即使施加比其高的逆偏移电压，耗尽层在n型InGaP层19中也几乎不延伸，所以发射极-基极间以规定的耐压以下的反偏压电压断开。
另外，在第二种情况下，n型InGaP层19的杂质浓度为20E17cm-3左右～60E17cm-3左右的高浓度(n+)，此时，将第一种情况和第二种情况总称记作n型InGaP层19。
n型AlGaAs层18和n型InGaP层19通过台面蚀刻，分别空间分离成n型AlGaAs层18a、18b和n型InGaP层19a、19b。
发射极接触层6a形成在n型InGaP层19a之上，是通过硅掺杂而掺杂成3E18cm-3左右～6E18cm-3左右的杂质浓度的n-型GaAs层。其厚度为数千。
基极层4a和集电极层3也形成为台面状(基极台面BM)。另外，在基极层4a的下层，面S1′附近设置用于分离的绝缘区域20。
在副集电极层2的表面上夹持集电极层3的位置配置由欧姆金属层(AuGe/Ni/Au)构成的第一层的集电极7。在基极层4a的表面以包围发射极层5a的图案配置欧姆金属层(Pt/Ti/Pt/Au)所构成的基极8。在发射极接触层6a的上部配置由欧姆金属层(AuGe/Ni/Au)所构成的第一层的发射极9。第一层的集电极7、发射极9和基极8之上由氮化膜51覆盖。第一层的集电极7、发射极9经由设置在氮化膜51上的接触孔，分别与由配线金属层(Ti/Pt/Au)所设置的第二层的集电极13和发射极15接触。
在此，如图3(A)、(B)，发射极层5a成为向位于两侧的基极8侧突出的突缘(棚)L。在L的上方不设置任何的半导体层，表面耗尽层从突缘L表面延伸。另外，突缘L的厚度即发射极层5a的厚度，较薄地设置为小于或等于表面耗尽层延伸的厚度。因此，突缘L由表面耗尽层完全耗尽化。由此，可防止在突缘L下方的基极层4a的表面流过发射极-基极间的复合电流。
例如后述的其他的实施例的说明，存在作为HBT的结构将比突缘L的厚度厚的发射极层5a和n+型GaAs层6直接接触而层叠的情况。这时，也需要将突缘L如上所述完全耗尽化、通过发射极5a的光蚀刻形成突缘L。
但是，该方法难以进行湿蚀刻的控制，存在不能再现性良好地形成规定厚度的突缘L的问题。即，若突缘L的厚度过厚，则从突缘L表面向突缘L延伸的表面耗尽层不到达基极层4a。这时，由于突缘L表面未完全耗尽化，在基极层4a的表面流过发射极-基极间的复合电流，降低HBT的电流放大率。另外，用于形成突缘L的n型InGaP层5的蚀刻过度，突缘L本身也消失了。另外，要提高湿蚀刻的精度，需要降低蚀刻率，产生了蚀刻时间变长的问题。
因此，在本实施例中，单位FET102在发射极层(n型InGaP层)5a之上添加n型AlGaAs层18a，以得到能够得到规定的夹断电压Vp的沟道层的厚度。即如后所述，单位FET102的沟道层的厚度为n型InGaP层5及n型AlGaAs层18的总厚度。AlGaAs层与InGaP层的湿蚀刻选择比大。因此，将发射极层5a以最合适的规定厚度设置在突缘L上，通过选择性蚀刻n型AlGaAs层18a与n型InGaP层5a形成突缘L。由此，可将突缘L以规定的厚度再现性良好且短时间地形成。
另外如上所述，在发射极-基极间施加反偏压时，存在在n型InGaP层19a中也将耗尽层扩大设计，使单位HBT101的发射极-基极结合能确保规定的耐压情况。作为使发射极侧的耗尽层延伸的距离，发射极层5a及n型AlGaAs层18a的总厚度不够的情况下，使形成在n型AlGaAs层18a之上的n型InGaP层19a的杂质浓度为1E17cm-3左右～5E17cm-3左右。由此，耗尽层也可延伸到n型AlGaAs层19a。
图3(D)是图3(A)的c-c线所示的剖面将单位元件分开时的单位FET102的立体图。单位FET102的n型InGaP层5及n型AlGaAs层18作为沟道层起作用。因此，将n型InGaP层5作为沟道下部层5b，将n型AlGaAs层18作为沟道上部层18b。另外，将最上层的n+型GaAs层6作为接触层6bs、6bd。接触层6bd、6bs分别成为FET的漏极区域和源极区域，在接触层6bd、6bs之上通过欧姆金属层分别形成第一层的漏极10、源极11。
接触层6bd、6bs和其下层的n型InGaP层19b也形成为台面状，在它们之间n型InGaP层19b的下层的n型AlGaAs层18b露出。在露出的n型AlGaAs层18b上设置栅极12。
单位FET102决定从栅极12的底部到构成沟道层的一部分的沟道下部(n型InGaP)层5b的底部的深度，以得到沟道的夹断电压Vp。即，据此决定形成栅极12的位置(深度)。因此，根据夹断电压Vp对所希望的半导体层凹陷蚀刻到规定的深度，在露出的表面上形成栅极12。这时，在凹陷蚀刻中存在偏差，则引起夹断电压Vp的偏差，单位FET102的特性恶化。
因此在本实施例中，层叠沟道下部(n型InGaP)层5a、沟道上部(n型AlGaAs)层18b、n型InGaP层19b及n+型GaAs层6。并且，在形成栅极的凹陷蚀刻工序中，首先通过n+型GaAs层6和n型InGaP层19b的选择性蚀刻，蚀刻n+型GaAs层6将接触层的6bd、6bs分离。接着，通过n型InGaP层19b和n型AlGaAs层18b的选择性蚀刻，蚀刻n型InGaP层19b，使形成栅极的n型AlGaAs层18b的表面露出。通过将n型AlGaAs层18b设定为与规定的夹断电压Vp相对应的厚度，可以进行形成再现性良好的栅极12的凹陷蚀刻。
这样，在单位FET102中，设置n型AlGaAs层18b及n型InGaP层19b为在露出形成栅极12的表面的凹陷蚀刻中可进行选择性蚀刻，另外，也有利于确保栅极的耐压。
在本实施例中，单位FET102的栅极12设置在n型AlGaAs层18b之上。并且，采用将构成栅极12的栅极金属层(金属多层膜)的最下层金属的一部分埋入n型AlGaAs层18b的掩埋栅极结构。
在此图4表示掩埋栅极结构的放大剖面图。采用掩埋栅极结构的情况下，栅极12由在最下层采用金属Pt的多个金属多层膜(例如Pt/Mo)构成。并且，将金属多层膜蒸镀在半导体层上后，最下层金属即Pt的一部分扩散到半导体层，形成掩埋部12b。由于掩埋部12b为扩散区域，所以理应形成从半导体层表面以规定的曲率向外侧形成弯曲状的形状，有助于提高耐压提高。
图4(A)和图4(B)是表示Pt扩散到InGaP层的情况。例如在图4(A)中，在非掺杂AlGaAs层401之上层叠非掺杂InGaP层402，并在InGaP层402的表面形成栅极12。由此，栅极12的两侧露出的层成为InGaP层402。InGaP层402难以氧化在化学性质上是稳定的，且具有可作为栅极12的两侧的工作区域的钝化层使用的优点。掩埋部12b′作为栅极12的一部分起作用，因此根据夹断电压Vp决定掩埋部12b′的底部的位置(扩散深度)。
但是，实际观察栅极12的Pt扩散到InGaP层402表面而得的，如图4(A)所示，可判明Pt在InGaP层402表面向横向反常扩散且端部(X点)成为尖的形状。即，用于提高耐压的掩埋部12b′的形状实际上不成为以规定的曲率向外侧弯曲的形状，不能得到对提高耐压有利的形状。
另外，在图4(B)中，表示将非掺杂AlGaAs层401、403和非掺杂InGaP层402交替层叠，在AlGaAs层403的表面形成栅极12的结构。由此，即使在InGaP层402表面不形成栅极12的情况下，若贯通AlGaAs层403扩散的Pt到达InGaP层402，则在其表面横向发生反常扩散。
另外，在图4(A)、(B)中半导体层全部以非掺杂层表示，但Pt的反常扩散的InGaP层(或AlGaAs层)为包含杂质的层(掺杂InGaP层、掺杂AlGaAs层)时也一样。
这样，由于在InGaP层402的表面Pt反常扩散，所以在任何情况下，都在X点发生电场集中不能确保掩埋栅极原来的高耐压。即，此时的耐压与不掩埋栅极的情况停留在同一水平上。
图4(C)为本实施例的栅极12及掩埋部12b。这样，在本实施例中，将沟道上部层(n型AlGaAs)层18b设置在沟道下部层(n型InGaP)层5b之上，在其表面形成栅极12。并且，使掩埋部12b的底部位于n型AlGaAs层18b内。由此，可在n型InGaP层5b的表面防止Pt的反常扩散，掩埋部12b的形状成为以规定的曲率向着外侧弯曲的形状，可谋求耐压的提高。
另外，作为其目标的夹断电压Vp由从栅极12的底部(掩埋部12b的底部)到沟道下部层5b底部的距离，及沟道下部层5b与沟道上部层18b的杂质浓度决定。在此，如果栅极金属层最下层的Pt的蒸镀膜厚小于或等于110，则掩埋部12b的深度与蒸镀膜厚成正比例(掩埋部12b的深度＝Pt蒸镀膜厚×2.4)。即，掩埋部12b的深度可根据Pt蒸镀膜厚再现性良好地控制。另外，由于杂质浓度为通过MOCVD装置形成外延层时的杂质浓度，所以可进行非常精密的控制。
另一方面，从掩埋部12b的底部到沟道下部层5b表面的沟道层由沟道上部(n型AlGaAs层)18b构成。在本实施例中，首先将沟道下部(n型InGaP)层5b和沟道上部(n型AlGaAs)层18b的杂质浓度设定，使单位FET102得到规定的耐压及接通电阻。接着，将单位HBT101的突缘L设定为正常起作用的厚度，以使沟道下部(n型InGaP)层5b的厚度与单位HBT101的突缘L的厚度相同。最后，将沟道上部(n型AlGaAs)层18b的厚度设定为单位FET102得到规定夹断电压Vp的厚度。在沟道上部(n型AlGaAs)层18b的上层层叠n型InGaP层19b。并且，通过n型InGaP层19b和n型AlGaAs层18b的选择性蚀刻，使n型AlGaAs层18b露出。在准备足够厚的n型AlGaAs层18b，通过湿蚀刻蚀刻到规定的深度，使形成栅极的表面露出的现有的方法中，蚀刻的再现性差，夹断电压Vp较大地偏差。但是，根据本实施例可再现性良好地使形成栅极的n型AlGaAs层18b的表面露出。
在沟道上部(n型AlGaAs层)18b的下层配置沟道下部层5b，在沟道下部层5b的下层配置p+型缓冲层4b。p+型缓冲层4b为p+型GaAs层，通过该层可防止从沟道向衬底侧泄漏的载流。
另外，由于p+型GaAs层4以下的下层为FET是作为工作并没有特别的影响的层，因此，设计得单位HBT101的特性最合适即可。
再次参照图3。如图3(A)单位元件100为使图3(B)、(C)所示的单位HBT101的面S1′与图3(D)所示的单位FET102的面S1抵接的结构。抵接面为图3(A)的c-c线的面。并且，通过配线金属层(Ti/Pt/Au)在单位FET102的源极配线11之上设置连接配线17。连接配线17沿单位FET102的台面，又通过绝缘区域20之上延伸到单位HBT101的基极8之上。
在此，对台面形状和配线方向进行说明。
在GaAs的台面蚀刻中使用湿蚀刻的情况下，晶面影响台面形状。作为晶向和台面形状的关系，在与〔01杠(バ一)1杠〕(以下，记作〔01-1-〕)的方向平行方向上追迹蚀刻台阶表面的情况下的台面形状为正台面形状(梯形的形状)。另外，在与〔01-1-〕的方向垂直的方向上追迹蚀刻台阶表面的台面形状为逆台面形状(悬垂形状)。
即，例如配线金属层提升降低台面台阶的情况下，在因台面形状或配线金属层的延伸方向的不同而产生分级覆盖(step coverage)的问题。
金属层在与〔01-1-〕的方向平行方向上延伸提升降低台面台阶的情况下，由于为正台面形状，所以不产生分级覆盖的问题。但是，配线在与〔01-1-〕方向垂直的方向上延伸提升降低台面台阶的情况下，由于为逆台面形状，所以产生分级覆盖的问题。
在本实施例中，通过形成单位HBT101的发射极接触层6a、n型InGaP19a、n型AlGaAs层18a及发射极5a的台面蚀刻，同时在单位FET102的区域也形成台面。即，在图2中，发射极台面EM为同时形成的台面。
另外，通过形成单位HBT101的基极层4a及集电极层3的台面蚀刻，同时在单位FET 102的区域也形成台面。即，在图2中，基极台面BM为同时形成的台面。
因此，将单位FET 102的源极11与单位HBT 101的基极8连接的连接配线17提升降低发射极台面EM，进而栅极配线120提升降低基极台面BM。
在此，在本实施例中，连接配线17、栅极配线120具有提升降低台面的方向，并且使之在与〔01-1-〕方向平行的方向(图的箭头方向)上延伸。
这样，n+型GaAs层6、n型InGaP层19、n型AlGaAs层18及n型InGaP层5为台面状，由空间分离。另一方面，从p+型GaAs层4开始的下层由分离区域(绝缘区域)20分离。即，单位HBT101的基极层4a、集电极层3、副集电极层2与单位FET 102的缓冲层4b、n-型GaAs层3、n+型GaAs层2电分离，但在结构上是连续的。单位HBT101与单位FET102经由分离区域20相邻配置。
在本实施例中，按每个单位元件100，单位FET 102和单位HBT 101相邻连接。并且，单位HBT 101与单位FET 102的半导体层的层叠结构相同，单位HBT 101的基极层4a、集电极层3、副集电极层2分别与单位FET102的p+型GaAs层4b、n-型GaAs层3、n+型GaAs层2连续。因此，可将由单位HBT 101的工作所产生的热量传到单位FET 102。由于单位FET102的漏极电流具有负的温度系数，所以单位HBT 101的基极电流也具有负的温度系数。因此，单位HBT 101的发热使单位HBT 101的集电极电流减少。
在并联连接多个单位元件100而构成有源元件200时，存在单位元件100间的工作电流变得不均匀的情况。现有的HBT 320(或321)将图26所示的最小单位的HBT作为单位元件320′将其多个并联连接构成有源元件。在这种情况下，通常与HEMT相比可潜在地得到非常高的电流密度，并得到非常低的接通电阻Ron。但HBT 320存在通过温度的正回馈作用将电流集中到一个单位元件由二次击穿破坏的问题。因此，实际上不能充分地提高电流密度。另外，为了解决该问题，通常必须采取以下的措施。即，将发射极镇流电阻及基极镇流电阻插入HBT 320的梳齿状的单位元件320′中。但若插入发射极镇流电阻及基极镇流电阻，则又产生了高频特性恶化的问题。
HBT 320的基极-发射极间电压VBE-基极电流的特性相对于温度具有正的系数时，由于任何的设计上的不均匀的原因，存在单位元件320′相对于其它单位元件320′、基极-发射极间电压VBE-偏压被稍大地施加的情况。其结果是，基极电流、集电极电流大量流动，温度上升，进一步使大量的基极电流、集电极电流流动为通常的二次击穿过程。
但本实施例的单位元件100实际上并没有开始二次击穿的过程。提供单位元件100的单位HBT 101的基极电流的是单位FET 102，但单位FET 102与单位HBT 101不同，相对于温度具有负的温度系数。另外，由于单位HBT101与单位FET 102接近所以发热的单位HBT 101的热传到邻接的单位FET102，单位FET102的源极电流减少。由于源极与基极连接，所以单位FET102的源极电流成为单位HBT101的基极电流。即，通过单位HBT101的发热减少单位FET102的源极电流，且减少单位HBT101的基极电流。由此，减少单位HBT 101的集电极电流，相反单位HBT 101成为冷却方向。即，其结果可防止二次击穿的发生。
即，在本实施例中，通过连接与单位HBT 101邻接的单位FET 102得到温度补偿型的有源元件200，与现有的有源元件相比可大幅度的提高电流密度而工作。即，由于不增加使发射极镇流电阻及基极镇流电阻等的所有的高频特性恶化因素而可防止二次击穿的发生，故与现有的有源元件相比可大幅度地提高电流密度。
图5是表示使用图3所述的放大器用途的有源元件200的功率放大电路装置210。图5(A)为电路图，图5(B)为电路方块图。
目前市场上的HBT的主要用途是手机的功率放大器(高输出放大器)。在手机的功率放大器中，尤其是第三代以后，如何在有限的波级中确保大量通信线路成为技术上的最大的关键。采用了CDMA等的高密度通信方式。伴随着通信方式的高密度化，谋求具有更高线性的功率放大器用设备。在手机的功率放大器中也使用HEMT，第三代以后与HEMT相比电流密度高且线性高的HBT的使用比率增高了。由于HEMT为单极性设备，而HBT为双极性设备，故可压倒地提高电流密度。
根据本实施例，可提供不将发射极镇流电阻及基极镇流电阻插入构成放大元件的有源元件200的各单位元件中，而避免二次击穿的功率放大电路装置210。
如图5(A)，由将单位元件100并联连接的有源元件200构成功率放大电路装置210。功率放大电路装置210为将作为放大元件的有源元件200和偏压用及匹配用等的无源元件集成化的结构。
在构成功率放大电路装置210的放大元件200中，输入信号从构成各单位元件100的单位FET102的栅极进入，输出信号从单位HBT 101的集电极输出。单位FET102的漏极经由防止高频信号泄漏的分离元件(感应元件)30与电源端子VDD连接。电源端子VDD向单位FET102供给电流。另外，发射极与GND连接。本实施例的单位元件100为在单位HBT 101上连接单位FET102而构成。即，在作为放大元件的单位HBT101的前一级连接有作为放大元件的单位FET102。
即如图5(B)，若由并联连接本实施例的单位元件100的放大元件200构成功率放大器电路210，则作为两级放大元件起作用，该两级放大元件是通过在作为第一级的放大元件的FET的后一级上连接作为第二级的放大元件的单位HBT102。
即，由于向HBT的电流放大率hFE加上FET的互感gm，故一个放大元件200的放大性能成为互感gm和电流放大率hFE的累加值。即，一个放大元件200的gm成为FET的gm与HBT的hFE的累加值。只以HBT构成的放大元件的放大性能与只以电流放大率hFE构成时相比，作为放大元件可大幅度地提高增益。
图6、图7作为第二实施例，表示构成放大器用途的有源元件200的单位元件100的其它的例子。在用于放大器的有源元件200的情况下，各单位元件100的外延层的结构一般为图3(B)、(C)所示的结构，但也可以为图6及图7所示的结构。第二实施例是在与第一实施例相同的单位元件100上附加其他的半导体层的结构。
图6为在与第一实施例相同的单位元件100上设置镇流电阻层的情况。图6(A)为相当于图2的a-a线的单位元件100的剖面图，图6(B)为相当于图2的b-b线的单位HBT 101的剖面图。
如上所述，根据本实施例，不设置镇流电阻层也可以防止二次击穿的发生。但根据构成单位元件100的单位FET 102及单位HBT 101的设计，也存在不能充分防止二次击穿发生的情况。另外，在单位HBT101中流动大量电流的情况也难以避免二次击穿的发生。在这样的情况下，可通过向单位HBT 101的外延结构中加入镇流电阻层重复采用二次击穿措施。
即，在发射极层5a侧配置作为镇流电阻层的n-型GaAs层33。由于具有规定电阻值的n-型GaAs层33成为镇流电阻层，故可防止由于电流向一个单位元件100集中而引起的二次击穿的发生。
镇流电阻层33可在非掺杂的GaAs层形成，也可在n-型InGaP及非掺杂InGaP层形成。其它的半导体层与图3(B)相同。如上所述，HBT中的镇流电阻通常为了温度补偿而设置。即，例如若将镇流电阻与图26(B)所示的HBT 320的单位元件320′的发射极串联连接，则通过温度的正回馈作用电流向一个单位元件320′集中的情况下，该单位元件320′的镇流电阻的两端的电位差变大。其结果是，由于向该单位元件320′的发射极-基极结合施加的偏压降低，该单位元件320′的集电极电流减少。其结果，该单位元件320′可防止由二次击穿所产生的破坏。但在现有的HBT320中，存在由于镇流电阻而高频特性恶化的问题。
由于本实施例以温度补偿型单位元件100构成有源元件200，故在设置镇流电阻的情况下，也能以与现有的HBT320相比低电阻值的镇流电阻得到相同的效果。因此，可将由于设置镇流电阻而造成的高频特性恶化的程度比目前降低。
此时，如图6(A)所示，单位FET102上也配置n-型GaAs层33，但是流入单位FET102的电流很少，设置n-型GaAs层33不会带来影响。
图7为在与第一实施例相同的单位HBT 101中，设置非合金欧姆层31，使发射极与非合金欧姆层31接触的情况。图7(A)是在图3的单位HBT 101中设置非合金欧姆层31的情况，图7(B)为在设置图7的镇流电阻层的结构中，进一步设置非合金欧姆层31的情况。另外，图7是相当于图2的b-b线的单位HBT 101的剖面图。为降低发射极接触层6a的接触电阻，在集电极接触层6a之上设置非合金欧姆层31。非合金欧姆层31为n+型InGaAs层。此时，发射极接触层6a为n+型InGaAs层，其它的半导体层也与图3(B)相同。此时，虽未图示，也同时在单位FET 102中将非合金欧姆层31设置在接触层6bs、6bd之上。
下面，参照图8～图12说明本发明的第三实施例。第三实施例为由开关元件用的有源元件200构成开关电路装置220的情况。
首先，参照图8表示第三实施例的开关电路装置的电路图。图8(A)是电路概要图，图8(B)是实际的电路图。
开关电路装置例如为SPDT(Single Pole Double Throw单刀双掷)开关MMIC。
SPDT开关MMIC具有第一开关元件SW1及第二开关元件SW2。第一开关元件SW1为并联连接单位元件的有源元件200，第二开关元件SW2也为并联连接单位元件的有源元件。
单位元件与第一实施例相同，由单位HBT及单位FET构成。在此，图8(A)中为表示开关电路装置220的大概结构，将构成第一开关元件SW1及第二开关元件SW2的各有源元件的单位HBT总括用HBT1、HBT2表示，将各有源元件的单位FET总括用FET1、FET2表示。
另外，FET 1、FET 2为MESFET(Metal Semiconductor Field EffectTransistor金属半导体场效应晶体管)，且为分别向HBT 1、HBT2提供基极电流的驱动晶体管。
第一及第二开关元件SW1、SW2的HBT1及HBT2的集电极共用连接到第一RF端口上。第一RF端口例如为与天线等连接的共用输入端子IN。
另外，第一及第二开关元件SW1、SW2的HBT 1及HBT 2的发射极分别与第二RF端口连接。第二RF端口例如为与发送信号用侧电路等连接的第一输出端子OUT 1和与接收信号电路等连接的第二输出端子OUT 2。
HBT 1及HBT 2的基极分别经由FET 1及FET2与例如作为发送信号用控制端子及接收信号用控制端子的第一控制端子Ctl1及第二控制端子Ctl2连接。
FET 1及FET2的漏极分别与电源端子VDD连接，源极分别与HBT 1及HBT 2的基极连接。栅极分别经由控制电阻R1及R2与第一控制端子Ctl1及第二控制端子Ctl2连接。配置控制电阻R1及R2其目的在于防止高频信号经由栅极对构成交流接地的控制端子Ctl1、Ctl2的直流电位泄漏。控制电阻R1及R2的电阻值为5KΩ左右～10KΩ左右。
说明施加在第一控制端子Ctl1及第二控制端子Ctl2上的控制信号是互补信号的情况。在这种情况下，第一控制端子Ctl1的信号为H电平(例如3V)时，第二控制端子Ctl2的信号成为L电平(例如0V)。并且，施加H电平侧的FET导通，通过由FET提供的电流驱动HBT1或HBT2中的任一个。并且，在第一RF端口及第二RF端口之间形成一个信号路径。
例如，若在第一控制端子Ctl1上施加H电平，则FET1的源极-漏极间导通。由此，将由电源端子VDD提供的基极电流IB作为基极偏压，HBT1工作。此时，由于向第二控制端子Ctl2施加L电平，故FET2不导通，HBT2不工作。由此，在共用输入端子IN-第一输出端子OUT1之间形成一个信号路径，例如从将输入到共用输入端子IN的高频模拟信号从第一输出端子OUT1输出。另一方面，若向第二控制端子Ctl2施加H电平，则在共用输入端子IN-第二输出端子OUT2之间形成一个信号路径。
将偏压点BP分别与HBT1及HBT2的发射极及集电极连接。偏压点(bias point)BP向HBT 1及HBT 2的发射极及集电极施加相等的偏压电位(例如GND电位)。
在HBT 1及HBT 2的发射极与偏压点BP之间，及HBT 1及HBT 2的集电极与偏压点BP之间分别连接高频信号的分离元件30。分离元件30例如为电阻值5KΩ～10KΩ的电阻，可防止相对于偏压电位(GND电位)高频信号泄漏。
进一步，基于同样的理由，在施加漏极偏压的电源端子VDD与FET1之间，及电源端子VDD与FET2之间也连接高频信号的分离元件30。
以下，对该电路工作进行说明。
HBT 1、HBT 2的接通电压(基极-发射极间电压VBE)例如为2.0V。而且，FET1、FET2为耗尽型(テリプレッション)，夹断电压Vp为0.4V。
即，接通侧的控制端子(例如第一控制端子Ctl1)的电位比HBT1的发射极及集电极的电位高出大于或等于1.6V(＝2.0V-0.4V)时，FET1与HBT1才接通。
在此，HBT 1、HBT 2的发射极及集电极的电位为GND电位(0V)。由于向接通侧的第一控制端子Ctl1施加3V，故第一控制端子Ctl1与HBT1的发射极及集电极的电位的电位差为3V(＝3V-0V)。该值比FET1及HBT1都接通的电位(1.6V)足够多。即，即使考虑与偏压点BP连接的分离元件30(电阻)的压降也可通过从第一控制端子Ctl1施加的电位充分接通FET1与HBT1，HBT1的发射极-集电极间导通。
另一方面，接通侧相对于HBT2的发射极及集电极的电位0V(GND)，第二控制端子Ctl2为0V。由于第二控制端子Ctl2的电位比HBT2的发射极及集电极的电位高出大于或等于1.6V时，FET2与HBT2接通，断开侧可承受1.6V振幅的功率。
1.6V的振幅与20.1dBm的功率相对应，可在无线LAN及Bluetooth中充分使用。
这样，例如在以HBT1的发射极及集电极的电位为基准的第一控制端子Ctl1的电位超过HBT1的接通电压和FET1的夹断电压的合计值时，第一开关元件SW1开始接通(第二控制端子Ctl2侧也相同)。在第二实施例中，使HBT1、HBT2的发射极及集电极的电位为GND。未图示，通过设置电阻分割等的偏压电路可自由设定HBT1、HBT2的发射极及集电极电位。因此，HBT1、HBT2的接通电压与FET1、FET2的夹断电压的合计值不限于所述例为任何值时，都可通过调整偏压电路得到与第二实施例相同的特性。即，FET1及FET2可以为增强型或耗尽型中的任一种。
图8(B)是表示图(A)所示的HBT1与FET1的实际的连接及HBT2与FET2的实际的连接的电路图。构成第一及第二开关元件SW1、SW2的HBT1及HBT2的实际的图案为集电极、基极、发射极梳配置成齿状，FET1、FET2也将源极、漏极、栅极梳配置成齿状。并且，HBT1的基极与FET1的源极的连接，及HBT2的基极与FET2的源极的连接，实际上全部与各梳齿相对应。
图8(B)中，将HBT1与FET1，HBT2与FET2按每个梳齿即单位元件100表示。这样，第三实施例的开关电路装置220将第一晶体管(单位HBT)101及第二晶体管(单位FET)102连接作为单位元件100，由并联连接多个单位元件100的第一开关元件SW1及第二开关元件SW2构成。单位FET102为向单位HBT101提供基极电流的驱动晶体管。
单位元件100、单位HBT101及单位FET102的电路图，与第一实施例相同，故省略其重复部分的详细说明。
一组的单位HBT101与单位FET102经由分离区域相邻配置，单位HBT101的基极与单位FET102的源极连接构成一个单位元件100(虚线)。
并联连接单位元件100，构成第一开关元件SW1及第二开关元件SW2。单位元件100并联连接，但一个单位元件100的基极及源极不分别共用连接到其它的单位元件100的基极及源极上。
具体地说，一个单位元件100将单位HBT101的发射极、集电极、及单位FET102的漏极、栅极分别共用连接到其它的单位HBT101的发射极、集电极、及单位FET102的漏极、栅极上。
各单位元件100的单位FET102的漏极与电源端子VDD连接。并且，向单位HBT101的集电极-发射极电压VCE偏压为0V，向第一、二控制端子Ctl1、Ctl2施加互补信号。由此，向第一开关元件SW1或第二开关元件SW2的任一个的单位HBT101施加规定的基极电流使集电极-发射极之间导通。或者，使基极电流为0而遮断集电极-发射极之间。由此，在共用输入端子IN-第一输出端子OUT1之间或共用输入端子IN-第二输出端子OUT2之间的任一个中形成信号路径。
图8(A)概略表示其形态。HBT1由第一开关元件SW1的单位HBT101构成，FET1由第一开关元件SW1的单位FET102构成。同样，图8(A)所示的HBT2由第二开关元件SW2的单位HBT101构成，FET2由第二开关元件SW2的单位FET102构成。
以上作为第三实施例的开关电路装置的工作，表示向第一控制端子Ctl1及第二控制端子Ctl2施加的控制信号为互补信号的第一开关元件SW1及第二开关元件SW2的任一个导通的情况。
但是存在向第一控制端子Ctl1及第二控制端子Ctl2施加的控制信号都为L电平的情况，两者都为L电平时，SW1及SW2都遮断。
图9表示将图8(B)电路在化合物半导体衬底上集成化的开关MMIC的图案的例子。
在半绝缘GaAs衬底上配置在层叠多个的半导体层的衬底上进行开关的第一及第二开关元件SW1、SW2。构成共用输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2、电源端子VDD、接地端子GND的各焊盘I、O1、O2、C1、C2、V、G设置在衬底的周边。
第一开关元件SW1侧与第二开关元件SW2及各焊盘相对于芯片的中心对称配置。因此，以下对第一开关元件SW1侧进行说明，第二开关元件SW2也相同。
第一开关元件SW1将多个单位元件100并联连接而构成，各单位元件100由单位HBT101及单位FET102构成。单位HBT101及单位FET102将半绝缘GaAs衬底上的多个半导体层蚀刻形成为规定的台面状，另外，通过由半导体层构成的传导区域形成构成电阻等的开关MMIC的元件。另外，如后所述，本实施例的传导区域为杂质区域，由到达衬底的分离区域20从其它的区域分离。
单位HBT101的第一层的发射极9、基极8、集电极7通过欧姆金属层形成为梳齿状。第二层的发射极15及集电极13通过配线金属层形成，发射极15与第一层的发射极9同样形成为梳齿状。第二层的集电极13通过集电极配线130与其它单位HBT101的集电极13连接，连接到共用输入端子焊盘I上。在第二层的发射极15之上形成镀金层的发射极配线150，与其它的HBT101的发射极15连接，连接到第一输出端子焊盘O1上。在集电极配线130之上也重叠镀金层。
由于单位HBT101引入基极电流，故将发射极9、15及集电极7、13与构成偏压点BP的GND焊盘G连接。发射极15通过发射极配线150与第一输出端子焊盘O1共用连接。因此，通过连接输出端子焊盘O1与GND焊盘G，可将集电极9、15与偏压点BP连接。另外，集电极13通过集电极配线130共用连接。因此，通过经由分离元件30的电阻连接集电极配线130与GND焊盘G，将集电极7、13与偏压点BP连接。偏压点BP(GND焊盘G)如图9所示，配置在第一输出端子焊盘O1和第二输出端子焊盘O2之间、共用输入端子焊盘I的相反侧。通过该配置，不需特别确保新的空间而可向单位HBT101的发射极及集电极供给偏压电位。
单位FET102的第一层的漏极10、源极11通过欧姆金属层形成为岛状。第二层的漏极16通过配线金属层形成为岛状。在第二层的漏极16之上形成镀金层的漏极配线层160，与其它的单位FET102的漏极连接，连接到电源端子焊盘V上。
单位HBT101与单位HBT102经由分离区域20相邻配置，单位HBT101的基极8、单位FET102的源极11通过配线金属层形成的连接配线17连接，构成一个单位元件100。
在源极11及漏极10之间的传导区域(杂质区域)23上设置由栅极金属层构成的栅极12。栅极12通过由配线金属层构成的栅极配线120与其它的单位FET102的栅极连接，经由控制电阻R1与第一控制端子焊盘C1连接。
在第一输出端子焊盘O1与接地端子焊盘G之间连接构成分离元件30的电阻。另外，在电源端子焊盘V-连接配线160之间及共用输入端子焊盘I-接地端子焊盘G之间也连接构成分离元件30的电阻。分离元件防止高频信号的漏出。
控制电阻R1及分离元件30的电阻为由分离区域20分离的传导区域23。
另外，为提高绝缘，在各焊盘的周边及栅极配线120的周边分别设置周边传导区域(杂质区域170)。
单位元件100的放大平面图与图2相同。参照图2，单位FET102分别与梳齿状图案的单位HBT101连接，并联连接梳齿状的单位元件100构成作为有源元件200的第一开关元件SW1与第二开关元件SW2。
第一开关元件SW1为并联连接单位元件100的结构。即，通过集电极配线130各单位HBT101的集电极13、7互相连接，另外，通过发射极配线150各单位HBT101的发射极15、9互相连接。另外，集电极7、13由相邻的单位元件100共用。各单位FET102的栅极12通过单位FET102的栅极配线120互相连接、单位FET102的栅极配线120与第一控制端子Ctl1连接。各单位FET102的漏极10、16通过漏极配线160互相连接，连接到电源端子VDD。
另外，单位FET102的各栅极12向工作区域外延伸，与配线金属层的栅极配线120连接。栅极配线120将栅极12之间进行配线，与控制端子连接。在栅极配线的周围也配置分离区域20。另外，第二开关元件SW2也相同。
其它的结构与图2的单位元件100相同，故省略其说明。
图10为说明第三实施例的单位元件100的图，图10(A)为图2的a-a线的剖面图。图10(B)为图2的b-b线的剖面图，图10(C)为单位HBT101的立体图，图10(D)为单位FET102的立体图。另外，在图10(C)中，省略第二或其以上层的电极。
如上所述，构成单位元件100(有源元件200)的各半导体层根据有源元件200的用途进行适当选择。在用于开关电路装置的有源元件200的情况下，单位HBT101的集电极层3成为n型InGaP层。其它的结构与实施例1的单位元件100相同，故省略其说明。
在第三实施例中，n型AlGaAs层(或n型GaAs层)18与发射极层5a的InGaP层选择性蚀刻，可形成具有再现性良好的厚度的突缘L。发射极层5a的InGaP层可与基极层4a的p+型GaAs层进行选择性蚀刻。
另外，通过设置n型InGaP19，可以选择性蚀刻将形成单位FET102的栅极n型AlGaAs层18的表面露出。另外，FET102的栅极12形成于n型AlGaAs层18b之上，掩埋部12b位于n型AlGaAs层18b内。由此，可防止在InGaP层表面的Pt的反常扩散，确保规定的耐压。
另外，在本实施例中，每个单位元件100的单位FET102与单位HBT101接近连接。并且，单位HBT101与单位FET102的半导体层的层叠结构相同，单位HBT101的基极层4a、集电极层3、副集电极层2分别与单位FET102所相当的半导体层连续。因此，由单位HBT101的工作所产生的热可传到单位FET102。由于单位FET102的漏极电流具有负的温度系数，故单位HBT101的基极电流也具有负的温度系数。因此，单位HBT101的发热可使单位HBT101的集电极电流降低。
通过采取这样的结构，由于可不增加使发射极镇流电阻及基极镇流电阻等所有的高频特性劣化的因素而防止二次击穿的发生，故与目前相比可大幅度地提高HBT的电流密度。其结果是，可使第一及第二开关元件SW1、SW2的接通电阻Ron大幅度地减少，从而使开关MMIC的插入损失变得很小。
如图10，在用于开关电路装置220的单位元件100的情况下，单位HBT101在发射极层5a及基极层4a形成InGaP/GaAs异质结。另外，在此基础上，在集电极层3及基极4a上也形成InGaP/GaAs异质结。并且，在将发射极5a作为发射极工作的正方向的晶体管工作时(以下称作正向晶体管工作时)与将发射极5a作为集电极工作的反方向的晶体管工作时(以下称作晶体管工作时)，设计结构的各参数使晶体管特性为大致相同的特性，使集电极-发射极间电压为0V，集电极-发射极间电流以0A附近的偏压工作。在本实施例中，如上以基极为基准采用发射极与集电极对称的HBT(以下称为对称型HBT)。
由于通常使用于开关MMIC的HEMT为单极设备，而HBT为双极设备，故可大幅度地提高电流密度，使接通电阻Ron变得很小。另外，作为HBT101可通过使用对称型HBT，使集电极-发射极间消耗电流为0A故可节省能量地工作。其原因是，HMET使漏极-源极间电压偏压为0V，与此相同，对称型HBT可使集电极-发射极间电压偏压为0V。
参照图11的特性图说明对称型HBT。图表示对称型HBT的规定的基极电流IB中的集电极-发射极电压VCE和集电极电流IC的V-I曲线。
在某规定的基极电流IB中将表示集电极-发射极电压VCE和集电极电流IC为正(+)值的晶体管称为正向晶体管，表示负(-)值的晶体管称为反向晶体管。
如图11(A)，对称型HBT为如粗线所示的使正向晶体管工作时的接通电阻Ron(＝ΔVCE/ΔIC)与反向晶体管工作时的接通电阻Ron′(＝ΔVCE′/ΔIC′)基本上相等而构成的HBT。为实现该结构，使发射极层5a与集电极层3为大体相同的结构。例如，在发射极层5a上使用InGaP层时，在集电极层3上也使用InGaP层。并且，在发射极层5a和集电极层3上使用InGaP层时，分别与GaAs层或AlGaAs层(基极层4a、副集电极层2及n型AlGaAs层18a)晶格匹配。发射极层5a和集电极层3上使用AlGaAs层时，使Al的摩尔比率相同。
并且，将发射极层5a的杂质浓度和集电极层3的杂质浓度设定为大致相等的值。由此，与通常的HBT相比基极-集电极耐压低，在开关电路装置中基极-集电极间耐压为7～8V就足够。
对称型HBT，通过使集电极-发射极间电压以0V的偏压工作，基本上可使集电极-发射极间的消耗电流为0A。
图11(B)表示非对称型HBT的特性。在非对称型HBT中，正向晶体管的上升电压不是0V，具有一百～数百mV左右的补偿电压VOFF。此时，使集电极-发射极电压VCE偏压为0V时，在集电极-发射极间产生若干的消耗电流。另外，由于发射极集电极的结构不同，如粗线所示，正向晶体管工作时的接通电阻Ron与反向晶体管工作时的接通电阻Ron′有很大的不同。
在此，粗线表示工作的负载线，工作的一半为反向晶体管的工作。即，使集电极-发射极电压VCE偏压为0V时，工作的负载线在偏压点附近弯曲，失真电平变得很差。另外，由于反向晶体管的电流与正向晶体管的电流相比非常小，故可以使之通过的功率很小。另外，由于反向晶体管工作时的接通电阻Ron′很大，插入损耗变得很大。
另一方面，对称型HBT使发射极和集电极为大致相同的结构(相同化合物半导体及大致相同的杂质浓度)。因此，如图11(A)所示，对称型HBT的补偿电压大致可为0V。因此，使集电极-发射极电压VCE偏压为0V时，在集电极-发射极间的消耗电流可为0A。由于工作的负载线不在偏压点弯曲，故失真电平良好。另外，由于反向晶体管的电流与正向晶体管的电流相同，使可通过的功率变大。另外，反向晶体管工作时的接通电阻Ron′与正向晶体管工作时的接通电阻Ron一样小，故可减小插入损耗。
图12表示焊盘及配线的剖面图。图12(A)及图12(B)为图9的d-d线剖面图，图12(C)为图9的e-e线剖面图。
构成共用输入端子焊盘I、第一输出端子焊盘O1、第一控制端子焊盘C1(第二开关元件SW2侧也相同)、电源端子焊盘V、接地端子焊盘G的焊盘P及栅极配线120，如图所示，设置在副集电极层(n+型GaAs)层之上。焊盘P及栅极配线120经由氮化膜51设置在副集电极层2之上(图12(B))或直接设置在副集电极层2之上，与副集电极层2表面形成肖特基结(图12(A)、(C))
因此，作为焊盘P及栅极配线120周边的隔离措施在焊盘P及栅极配线120的周围配置周边传导区域170。周边传导区域170为如上所述的传导区域23，且由绝缘区域20与其它的区域分离。
图13及图14作为第四实施例，表示构成用于开关元件的有源元件200的单位元件100的其它的实施方式。用于开关元件时，各单位元件100的外延层的结构基本为图10所示的结构，也可为以下所示的结构。
图13(A)是相当于图2的a-a线剖面的单位元件100的剖面图。图13(B)为图2的b-b线剖面的HBT101的剖面图。
如上所述，根据本实施例，即使不设置镇流电阻层也可防止二次击穿的产生。但根据构成各单位元件100的单位FET102及单位HBT101的设计也存在不能充分防止二次击穿的情况。另外，在单位HBT101中流动着很大的电流时，也难以充分避免二次击穿的产生。在这样的情况下，通过在单位HBT101的外延结构中加入镇流电阻层可重复采取二次击穿措施。
即，在发射极层5a侧配置n-型GaAs层33b作为镇流电阻层。另外，在开关电路装置220的情况下，由于单位HBT101的发射极及集电极相对于基极对称地工作，所以在集电极层3侧也配置n-型GaAs层33a作为镇流电阻层。由于具有规定电阻值的n-型GaAs层33a、33b成为镇流电阻层，可防止向一个单位元件100集中电流导致的二次击穿的发生。
镇流电阻层33a、33b可由非掺杂的GaAs层形成，也可由n-型InGaP层及非掺杂InGaP层形成。其它的半导体层与图10(B)相同。在现有的HBT320′中由于设置镇流电阻而使高频特性劣化，在本实施例中由于由温度补偿型的单位元件100构成有源元件200，故在设置镇流电阻时，也可以以比现有的HBT低的电阻值的镇流电阻得到相同的效果。因此，与目前相比，可将由设置镇流电阻而造成的高频特性的劣化降低。
此时，如图13(A)，在单位FET102中也配置n-型GaAs层33，但在单位FET102中流动的电流很少，由设置n-型GaAs层33而产生的影响少。
图14为在第三实施例中，附加非合金欧姆层使发射极9的接触层为非合金欧姆层的情况。图14(A)为在图10的HBT101中设置非合金欧姆层的情况，图14(B)为在图13的设置镇流电阻层的结构中，进一步设置非合金欧姆层的情况。另外，图14只表示单位HBT101的剖面图(相当于图2的b-b线剖面)。为了减少发射极接触层6a的接触电阻，非合金欧姆层31设置在发射极接触层6a之上。非合金欧姆层31为n+型InGaAS层。此时，发射极接触层6a为n+型GaAS层，其它的半导体层也与图10(B)相同。此时，在单位FET102中，非合金欧姆层31同时设置在接触层6bs、6bd之上，未图示。
在本实施例中，将所述的对称型HBT用于单位元件101构成开关电路装置。由此，可得到集电极-发射极间的消耗电流为0A的开关电路装置。另外，由于对称型HBT的正向晶体管工作时的接通电阻Ron与反向晶体管工作时的接通电阻Ron′大致相等，故可得到在高频信号的振幅中集电极-发射极电压VCE为正的部分与集电极-发射极电压VCE为负的部分的切换部分线性良好的开关电路。
GaAsMESFET及HEMT的开关电路中，漏极-源极间的偏压为0V故漏极-源极间的消耗电流为0A，在高频信号的振幅中集电极-发射极电压VCE为正的部分与集电极-发射极电压VCE为负的部分的切换部分线性良好。即，在实施例的开关电路装置220具有与GaAsMESFET及HEMT的开关电路装置相同的优点。另外，与单极设备的FET相比，双极设备的HBT的接通电阻低得多。本实施例的开关元件由连接单位HBT101和单位FET102的单位元件100构成，故可在接通电阻中得到HBT的特性。即，开关电路装置220的高频特性大幅度地提高，可将芯片尺寸大幅度地缩小。
下面，参照图15～图17，对本发明地第五实施例进行说明。
第五实施例为通过在第三实施例地开关电路装置220中设置逻辑电路，可由一个控制端子工作的开关电路装置。
图15为电路图。另外，在图15中，表示与图8(A)中相同的电流概略图，第一及第二开关元件SW1、SW2实际上为图8(B)所示的结构。
图15(A)为将电阻负荷的反演电路41作为逻辑电路的情况连接。即，将电阻负荷411与GaAsMESFET412(夹断电压Vp＝0.25V加强型)在连接点CP串联连接，连接点CP与例如第二开关元件SW2的FET2的栅极经由控制电阻R2连接。另外，MESFET412的栅极与一个控制端子Ctl连接。
图15(B)为将增强型/耗尽型DCFL(Direct Coupled FET Logic直接耦合场效应晶体管逻辑)的反演电路41作为逻辑电路的情况连接。即耗尽型MESFET413(夹断电压Vp＝-0.4V)的源极及栅极与加强型MESFET414(夹断电压Vp＝0.25V)的漏极通过连接点CP串联连接，连接点CP例如与FET2的栅极经由控制电阻R2连接。另外，加强型MESFET414的栅极与一个控制端子Ctl连接。图15的其它的结构都与第三实施例相同，因此省略其说明。
这样通过连接反演电路41，将施加到控制端子Ctl上的控制信号第一开关元件SW1的FET2的栅极施加，将控制信号的互补信号向第二开关元件SW2的FET1的栅极施加。即，以SPDT开关MMIC控制端子形成一个。
逻辑电路41也可由电阻/或MESFET形成。即，可将内装有逻辑电路的开关MMIC在GaAS衬底的1芯片上全部集成化。
图16表示图15(B)所示的增强型/耗尽型DCFL的反演电路。图16(A)为平面图案图，图(16)为图16(A)的f-f线剖面图。
D型FET413与图10(A)、(D)所示的单位FET102相同。即，在由配线金属层构成的第二层的源极135d与漏极136d之间配置第一栅极127。源极135d与单极136d的下方配置由欧姆金属层构成的第一层的源极115d及漏极116d，工作区域由双点划线所示的分离区域20分离。源极115d及漏极116d分别与接触层6bsd、6bdd连接。
第一栅极127配置在源极及漏极之间，与工作区域外的第二层的源极135d连接。另外，第一栅极127形成在n型AlGaAs层18b的表面，掩埋部127b位于n型AlGaAs层18b内。并且，D型FET413的沟道层与单位FET102的沟道层相同，由沟道下部层(n型InGaP层)5b及沟道上部层(n型AlGaAs层)18b构成。
另一方面，E型FET414的沟道层只由沟道下部层(n型InGaP层)5b构成。在E型FET414中交替配置由配线金属层构成的第二层的源极135e及漏极136e，在其间的沟道下部层(n型InGaP层)5b表面配置第二栅极128。第二栅极128的栅极金属层例如为Ti/Pt/Au，与第一栅极127不同采用掩埋栅极结构。
在源极135e及漏极136e的下方配置由欧姆金属层构成的第一层的源极115e及漏极116e，源极115e及漏极116e分别与接触层6bse、6bde连接。
E型FET414的端部的第二层的漏极136e(第一层的漏极116e也相同)与D型FET413的第二层的源极135d(第一层的源极115d也相同)共用。同样，E型FET414的端部的漏极接触层6bde与D型FET413的源极接触层6bsd连接。
这样，D型FET413与E型FET414使形成第一及第二栅极127、128的半导体层不同。由此，根据从第一栅极127的底部(掩埋部127b底部)到沟道下部层5b底部的距离的设定及从第二栅极的底部到沟道下部层5b的距离的设定分别得到规定的夹断电压Vp。
构成逻辑电路时，使E型FET414的第二栅极128不是掩埋栅极结构而仅第一栅极127是掩埋栅极结构。如上所述，由于第一栅极127的掩埋部127b位于n型AlGaAs层18b内，故可防止InGaP层表面的Pt的反常扩散。另一方面，由于在E型FET414不需要大的耐压，即使不为掩埋栅极结构也可充分确保规定的耐压。
另外，第一栅极127与第二栅极128分别形成在沟道上部层(n型AlGaAs层)18b的表面及沟道下部层(n型InGaP层)5b表面。此时，可通过在n型InGaP层19b与沟道上部层(n型AlGaAs层)18b的选择性蚀刻，再现性良好地进行使形成第一栅极127的表面露出的凹陷蚀刻。可通过在沟道上部层(n型AlGaAs层)18b与沟道下部层(n型InGaP层)5b的选择性蚀刻，再现性良好地进行使形成第二栅极128的表面露出的凹陷蚀刻。
这样，通过在沟道下部层(n型InGaP层)5b与n+型GaAs层6间配置n型InGaP层19b与沟道上部层(n型AlGaAs层)18b，D型FET413与E型FET414一起分别以选择性蚀刻进行形成第一栅极127及第二栅极128的表面露出的凹陷蚀刻。
另外，图15(A)所示的逻辑电路的情况下，也需要E型FET412。另一方面，构成第一开关元件SW1(第二开关元件SW2也相同)的单位FET102为D型FET。即，在图15(A)的情况下，需要将逻辑电路的E型FET412及单位FET102的D型FET形成在同一衬底及同一半导体层之上。此时，在图案上D型FET与E型FET不是邻接的，单位FET102(D型FET)与逻辑电路的E型FET412的剖面图分别与图16(B)相同。即，可以分别以选择性蚀刻进行形成单位FET102(D型FET)的第一栅极127及逻辑电路的E型FET412的第二栅极128的表面露出的凹陷蚀刻。
图17是在包含逻辑电路的开关电路装置中，如图13(B)，配置镇流电阻层时与图16(B)相对应的D型FET413及E型FET414的剖面图。
单位HBT101也同样为对称型HBT，在同一衬底及同一半导体层上集成化的D型FET413及E型FET414上也同样设置镇流电阻层33a、33b。
由于逻辑电路的工作电流很少，故此时的镇流电阻层33a、33b不会影响逻辑电路的工作。另外，在配置这些镇流电阻层33a、33b的情况下，可以通过选择性蚀刻进行形成第一栅极127及第二栅极128的表面露出的凹陷蚀刻。另外，图15(A)与图17相同，其逻辑电路的E型FET412与单位FET102(D型FET)与不邻接。即，可通过选择性蚀刻进行第一栅极127及第二栅极128的凹陷蚀刻。
图18是表示图6的实施例的电路概略图。
第六实施例是SP3T(Single Pole Three Throw单极三投)开关MMIC。与第三实施例相同，图18表示与图8(A)对应的电路概略图，各开关元件SW实际上为图8(B)所示的结构。
SP3T由分别多级串联连接开关元件SW的第一开关元件组S1、第二开关元件组S2、第三开关元件组S3组成。第一开关元件组S1的一端的集电极、第二开关元件组S2的一端的集电极及第三开关元件组S3的一端的集电极共用连接到第一RF端口。第一RF端口例如为共用输入端子IN。
第一开关元件组S1是将开关元件SW1-1、SW1-2、SW1-3串联连接的结构。开关元件SW1-1、SW1-2、SW1-3分别与图8(B)相同，由连接单位HBT101的基极与单位FET102的源极的单位元件100多个并联连接而构成。单位元件100的剖面图及立体图与图10相同。将构成开关元件SW1-1、SW1-2、SW1-3的各有源元件200的单位HBT101总括分别用HBT1-1、HBT1-2、HBT1-3表示，将各有源元件200的单位FET总括用FET1-1、FET1-2、FET1-3表示。
FET1-1、FET1-2、FET1-3为MESFET，其源极分别与HBT1-1、HBT1-2、HBT1-3的基极连接。并且，各FET1-1、FET1-2、FET1-3的各栅极分别经由控制电阻R11、R12、R13与第一控制端子Ct11连接。
第二开关元件组S2是将开关元件SW1-1、SW1-2、SW1-3串联连接的结构。构成开关元件SW1-1、SW1-2、SW1-3的HBT2-1、HBT2-2、HBT2-3的基极与FET2-1、FET2-2、FET2-3的源极分别连接，各栅极经由控制电阻R21、R22、R23与第二控制端子Ctl2连接。其它的结构与第一开关元件SW1相同。
第三开关元件组S3是将开关元件SW3-1、SW3-2、SW3-3串联连接的结构。构成开关元件SW3-1、SW3-2、SW3-3的HBT3-1、HBT3-2、HBT3-3的基极与FET3-1、FET3-2、FET3-3的源极分别连接，各栅极经由控制电阻R31、R32、R33与第三控制端子Ctl3连接。
另外，第一开关元件组S1、第二开关元件组S2、第三开关元件组S3的另一端的各发射极分别与第二RF端口即第一输出端子OUT1、第二输出端子OUT2、及第三输出端子OUT3连接。
向第一、第二、第三控制端子Ctl1、Ctl2、Ctl3施加的控制信号为H电平或L电平，施加H电平信号的FET接通向对应的HBT的基极供给电流。由此，向HBT供给基极电流的开关元件接通形成信号路径，使向共用输入端子IN输入的高频模拟信号传送到接通的开关元件对应的输出端子。设置电阻目的在于防止高频信号经由栅极对构成交流接地的控制端子Ctl1、Ctl2、Ctl3的直流电位泄漏。另外，各HBT的集电极及发射极与GND之间的分离元件30及各FET的漏极和VDD间的分离元件30都使用感应元件。其它的结构与第三实施例相同故省略其说明。
由于图18的开关电路装置的HBT的接通电压(基极-发射极间电压)VBE例如为2.0V，FET的夹断电压Vp为-0.4V，故控制端子的电位比HBT的发射极及集电极的电位高出大于或等于1.6V时FET与HBT同时开始接通。因此，在向控制端子施加3V而为接通状态的开关元件中，由于分离元件30为感应元件，故在感应元件中流动的基极电流带来的压降为0V，HBT与FET充分接通，接通侧的开关元件的发射极-基极间导通。另一方面，由于向控制端子施加0V故断开侧可承受1.6V的振幅的功率。此时，由于SP3T为三级结构，故1.6V的振幅与29.6dBm的功率对应，可在CDMA手机中充分使用。另外，将各HBT的发射极、集电极两者与GND连接，用于引入各HBT的基极电流。另外，在CDMA手机用开关电路装置等高功率用途中，驱动HBT的基极电流大，故可使用不会由于基极电流的流动产生压降的感应元件作为分离元件30。
图19时表示第七施例的电路图。第七实施例为SP3T(Single Pole ThreeThrow)开关MMIC。
SP3T由分别多级串联连接开关元件SW的第一开关元件组S1、第二开关元件组S2、第三开关元件组S3组成。第一开关元件组S1的一端的集电极、第二开关元件组S2的一端的集电极及第三开关元件组S3的一端的集电极与共用输入端子IN连接。
第一开关元件组S1是将开关元件SW1-1、SW1-2、SW1-3串联连接的结构。开关元件SW1-1、SW1-2、SW1-3将多个与连接FET102与HBT101连接而成的单位元件100连接如点划线构成集合元件200a，进一步并联连接多个集合元件200a构成如虚线所示的有源元件200。
单位FET102是用于向单位HBT101提供基极电流的驱动晶体管。另外，单位元件100的剖面图及立体图与图10相同。
单位FET102的源极与单位HBT101的基极连接，漏极与电源端子VDD连接。并且，一个单位元件100将单位HBT101的发射极、集电极及单位FET102的漏极、栅极与其它的单位HBT101的发射极、集电极及单位FET102的漏极、栅极分别共用连接。
这样在本实施例中，并联连接多个单位元件100构成集合元件200a，通过并联连接多个集合元件200a构成作为有源元件200的各开关元件。
在图19中，一个集合元件200a连接三个单位元件100。即，将三个单位HBT101的发射极共用连接作为集合元件200a的共用发射极E，将单位HBT101的集电极共用连接作为集合元件200a的共用集电极C。另外，将三个的单位FET102的漏极共用连接作为集合元件200a的共用漏极D。单位FET102的栅极也共用连接。
并且，分别将各集合元件200a的共用发射极E之间，共用集电极C之间，单位FET102的栅极之间共用连接，构成作为有源元件200的第一级的开关元件SW1-1。第二级的开关元件SW1-2、第三级的开关元件SW1-3也相同。
另外第二开关元件组S2与第一开关元件组S1相同将开关元件SW2-1、SW2-2、SW2-3串联连接。第三开关元件组S3地第一开关元件组S1相同将开关元件SW3-1、SW3-2、SW3-3串联连接。
第一开关元件组S1、第二开关元件组S2、第三开关元件组S3的一端的集电极，即构成第一级的开关元件的单位HBT101的集电极与第一RF端口共用连接。第一RF端口例如为共用输入端子IN。
另外，第一开关元件组S1、第二开关元件组S2、第三开关元件组S3的另一端的各发射极，即构成第三级的开关元件的单位HBT101的发射极分别与作为第二RF端口的第一输出端子OUT1、第二输出端子OUT2、第三输出端子OUT3共用连接。
单位HBT101的基极与单位FET102的源极连接，各级的单位FET102的栅极经由高频信号的分离元件30与第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3连接。
分离元件30是电阻，配置其的目的在于防止高频信号经由栅极对构成交流接地的第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3的直流电位漏出。分离元件30的电阻值为5KΩ左右～10KΩ左右。
向第一、第二、第三控制端子Ctl1、Ctl2、Ctl3施加的控制信号的任一个为H电平其它为L电平，或全部都为L电平，施加H电平的信号的单位FET102接通向对应的单位HBT101的基极提供电流。由此，向单位HBT101提供基极电流的开关元件组接通形成一个信号路径，使向共用输入端子IN输入的高频模拟信号向任一个输出端子传送。
第一、第二、第三控制端子Ctl1、Ctl2、Ctl3都为L电平时，第一开关元件组S1、第二开关元件组S2、第三开关元件组S3都被切断。
第一开关元件组S1、第二开关元件组S2、第三开关元件组S3的结构相同，因此，以下对第一开关元件组S1进行说明。
将偏压点BP与第一开关元件组S1的各级的开关元件SW1-1、SW1-2、SW1-3的发射极及集电极分别连接。偏压点BP例如与各集合元件200a分别连接。即，向一个集合元件200a的共用发射极E连接一个偏压点BP，向一个共用集电极C连接一个偏压点BP。并且，向各偏压点BP分别施加相等的DC偏压电位(例如GND电位)。
另外，在一个集合元件200a的共用发射极E与偏压点BP之间，及一个集合元件200a的共用集电极C与偏压点BP之间分别连接一个高频信号的分离元件30。
有单位HBT101构成开关元件时，通常由于电流放大率hFE不足1000，故需要很大的电流。因此，在将所有的单位HBT101的发射极及集电极例如分别与各开关元件共用连接，按各开关元件集中经由分离元件30与偏压点BP连接的结构中，在分离元件(电阻)30中流动的基极电流的压降变大。其结果是，不能向单位HBT101施加充分的偏压，不能使单位HBT101充分地工作。
假设，电流放大率hFE很大，例如为大于或等于1000时，如本实施例，多级连接的开关电路装置的必要的总量电流变大。其原因是向接通的端口的各级的单位HBT101全部提供基极电流。并且，必要的基极电流不是一级的情况下的级数倍而是变大为级数的二次方。
理由是，例如在三级的情况下，由于开关元件SW1-1、SW1-2、SW1-3的三个串联连接，如果不使各单位HBT101的尺寸为三倍，则一系列连接的第一开关元件组S1的总的接通电阻就不能与一级的情况下相等。
即在三级的情况下，各单位HBT的尺寸为一级的情况下的三倍且开关元件SW为三级，故总的基极电流为一级时的九倍(3×3＝9)。
因此，三级开关元件SW1-1、SW1-2、SW1-3驱动三级连接的开关电路装置所需要的总量基极电流与一级时相比增大大约一位数。这样，由于基极电流变得很大，产生了两个问题。
第一个问题如上所述，在分离元件30中流动的基极电流的压降变大，而使HBT101不能充分地工作。第二个问题是在手机的基带LSI中不能驱动单位HBT101。
因此，在本实施例中，用以下的措施解决第一个问题。即，以梳齿状并联连接的多个单位元件100构成集合元件200a，将集合元件200a的共用发射极E及共用集电极C按各集合元件200a经由分离元件30与偏压点BP连接。向偏压点BP施加DC偏压(例如GND电位)。
分离元件30的电阻值通常为5～10KΩ。基极电流流过分离元件30时，在电阻的两端产生与基极电流大小成正比例的压降。将多个并联连接的电位HBT101分组，作为集合元件200a按组分别经由一个分离元件30与偏压点BP连接。可将其压降不影响单位HBT101的工作的程度降低。
即，由于通过分组使基极电流分散，故在与5～10KΩ的各集合元件200a连接的分离元件30中流动的基极电流变小，压降也变小。另外，由于分离元件30不是感应元件而是电阻，故可集成化为一个芯片。
由于单位FET102向单位HBT101提供基极电流，故电源端子VDD所提供的的单位FET102的漏极电流成为单位HBT101的基极电流。并且，在单位FET102与电源端子VDD间流动的基极电流也相同。
即在单位FET102中，将每个集合元件200a的漏极共用连接作为共用漏极D，每个共用漏极D经由分离元件30与电源端子VDD连接。按每个集合元件200a连接一个这些分离元件30。
若在连接单位FET102的电阻30中流动的基极电流的压降变大，则单位FET102的漏极电位下降，不能确保电位FET102的源极-漏极间电压。由此，单位FET102的源极-漏极间电压中流动的电流变小，其结果是，单位HBT101的基极电流变得不足。
因此，也将单位FET102分组，由于电阻30的源极-漏极间的压降变小，故可是单位HBT101充分地工作。
由于分离元件30不是感应元件而是电阻，故可使开关电路装置的所有的结构部分集成化到一个芯片。另外，将各单位HBT101的发射极、集电极两者与GND电位连接，向发射极、集电极施加DC偏压电位，并且可用于引入各电位HBT的基极电流。
为解决第二个问题采取以下的措施。即，采用使各单位FET102分别与各单位HBT101对应，且将单位HBT101与单位FET102相邻配置的温度补偿型单位元件100。即，单位元件100通过单位FET102提供单位HBT101的基极电流，并在单位FET102中提供来自电源端子VDD的电流。由此，可向单位HBT101提供充足的基极电流而使HBT101工作。
对图19的电路工作的一例进行说明。
〔向第一控制端子Ctl1施加H电平，向第二控制端子Ctl2及第三控制端子Ctl3施加L电平信号的情况〕使单位HBT101的接通电压VBE为2.0V，单位FET102的夹断电压Vp为-0.4V。在这种情况下，第一控制端子Ctl1的电位与单位HBT101的发射极及集电极的电位相比高出大于或等于1.6V(2.0V-0.4V)时单位FET102与单位HBT101开始接通。在此，使单位HBT101的发射极及集电极的电位为GND电位(0V)。
由于向第一控制端子Ctl1施加3V，故第一控制端子Ctl1的电位成为3V(3V-0V)比1.6V足够高。另外，在作为分离元件30的电流中流动的基极电流的压降如上所述很小，故单位FET102与单位HBT101充分接通，接通侧的单位HBT101的发射极-集电极间导通。
另一方面，断开侧相对于单位HBT101的发射极及集电极的电位0V(GND)，第二控制端子Ctl2及第三控制端子Ctl3的电位为0V。第二控制端子Ctl2及第三控制端子Ctl3的电位与单位HBT101的发射极及集电极的电位相比高出大于或等于1.6V时，单位FET102与单位HBT101接通，故断开侧可承受1.6V的振幅的功率。此时，SP3T为三级结构，与1.6V的振幅为29.6dBm的功率对应，可在CDMA手机中充分使用。
〔向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3都施加L电平信号的情况〕向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3施加L电平信号的情况下，向第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3都施加0V，与上述相同全部的开关元件SW都能承受1.6V的振幅。另外，在此，将RF端口的共用输入端子IN，第一输出端子OUT1、第二输出端子OUT2及第三输出端子OUT3作为GND电位。
将RF端口看做为GND电位，则MESFET作为开关元件由于其电路装置的MESFET为耗尽型，故即使向与控制端子连接的栅极施加0V也不能切断MESFET的沟道，施加0V不能切断。因此，将MESFET作为开关元件的电路装置不能将RF端口设定为GND电位而需要设定为正电位。另外，外部的高频信号线为GND电位与RF端口的电位不同，故不能将外部的高频信号与RF端口直接连结。即，由于将外部的高频信号与RF端口DC分离，需要在它们之间外加连接电容。
但在本实施例中，有单位HBT及单位FET构成开关元件，通过将RF端口设定为GND电位向控制端子施加0V断开。因此，与将FET作为开关元件的开关电路装置相比不需要外加安装电容也可减少安装面积。
另外，断开侧可承受1.6V的振幅的功率，由于是三级连接，故1.6V的振幅与29.6dBm的功率相当。即，广泛适用于CDMA手机。
第六和第七实施例均为三级的SP3T，但不限于三级可为任意个级。另外，电路不限于SP3T，可为SP4T、SP5T…SPnT与输出端子的数目可任意。另外，DPDT(Double Pole Double Throw双极双投)等，输入端子也可为任意的数目，另外，也可如第五实施例设置逻辑电路。
参照图20～25作为第八～第十实施例，对单位元件100中不设置n型AlGaAs层18a及n型InGaP层19a的情况进行说明。
第八实施例及第九实施例为构成用于放大器的有源元件200的单位元件100的情况。第十实施例为构成用于开关元件的有源元件200的单位元件100的情况。
参照图20～图22，表示作为第八实施例的用于放大器的单位元件100的其它的形态。第八实施例为在第一实施例中的单位元件100中不设置n型AlGaAs层18a及n型InGaP层19a的情况。此时，突缘L发射极层5a的台面蚀刻EM形成。
图20(A)是图2的a-a线剖面图，图20(B)是图2的b-b线的单位HBT101的剖面图。另外，图20(C)是由图20(A)的c-c线所示的剖面将单位元件100切离为所述两个区域时的单位HBT101的立体图，图20(D)是单位FET102的立体图。另外，在图20(B)(C)(D)中省略连接电极17。在图20(C)、(D)中省略两层或两层以上的电极。
如图20(A)，在半绝缘衬底GaAs衬底1之上层叠多个半导体层，即n+型GaAs层2、n-型GaAs层3、p+型GaAs层4，n型InGaP层5、n+型GaAs层6。将半导体层的一部分通过蚀刻除去，形成为台面状。另外，设置到达衬底1的分离区域20。分离区域20如上所述为由B+等的离子注入而形成的绝缘区域。
单位元件100由台面状的半导体层即绝缘区域20分离为两个区域，在一侧的区域形成单位HBT101，在另一侧的区域形成单位FET102。
如图20(B)、(C)，单位HBT101的副集电极层2通过外延生长法形成在衬底1之上，是掺杂硅(Si)成3E18cm-3～6E18cm-3左右的较高的杂质浓度的n+型GaAs层。其厚度为数千。集电极3形成于副集电极层2的一部分区域之上，是通过硅掺杂而掺杂为1E16cm-3左右～10E16cm-3左右的杂质浓度的n-型GaAs层。其厚度为数千。基极层4a形成于集电极层3之上，是通过碳掺杂而掺杂为1E18cm-3左右～50E18cm-3左右的杂质浓度的p+型GaAs层。其厚度为数百～2000。发射极层5a形成在基极层4a的一部分区域之上，其是通过硅掺杂而掺杂为1E17cm-3～5E17cm-3左右的杂质浓度的n型InGaP层。其厚度为1000～5000。发射极层5a与上层和下层的GaAs层进行晶格匹配。另外，发射极接触层6a形成在发射极层5a之上，是通过硅掺杂而掺杂为3E18cm-3左右～6E18cm-3左右的杂质浓度的n+型GaAs层，其厚度为数千。
本实施例的单位HBT101在发射极层5a与基极层4a形成InGaP/GaAs异质结。另外，构成发射极层5a的半导体层也可以不是InGaP层而形成为GaAs，此时，也将上层与下层的GaAs层进行晶格匹配。在基极层4a的下方的面S1′的附近(参照图20(C))设置分离用的绝缘区域20。另外，如图20(B)所示，发射层5a的下部设置向位于两侧的基极8侧突出的形状的突缘(棚)L。
即，发射极层5a在侧面附近进行光蚀刻直到使突缘L到达完全耗尽化的规定的厚度。由此，突缘L使用发射极层5a的一部分，并在其下方部分形成。即，通过光蚀刻程序将n+型GaAs层6进行台面蚀刻，继续进行蚀刻到n型InGaP层5的途中。除去抗蚀剂后通过新的光蚀刻程序对剩余的n型InGaP层5进行台面蚀刻，除去抗蚀剂。由此，发射极接触层6a与发射极层5a形成为台面状(发射极台面EM)，同时，使用发射极5a的一部分在其下方形成突缘L。突缘L耗尽化，防止发射极-基极间的复合电流在突缘L下方的基极层4a表面流动。如第一～第七实施例不能用选择性蚀刻简单地控制突缘L的厚度，将突缘L的厚度控制在士一百～数百A即可，可通过变化率慢的蚀刻溶液控制突缘L的厚度。
在副集电极层2的表面夹持集电极3的位置配置由欧姆金属层(AuGe/Ni/Au)构成的第一层的集电极7。在基极层4a的表面，以包围发射极层5a的图案配置由欧姆金属层(Pt/Ti/Pt/Au)构成的基极8。在发射极接触层6a的上部配置由欧姆金属层(AuGe/Ni/Au)构成的第一层的发射极9。
图20(D)是由图20(A)的c-c线所示的剖面将单位元件100切离时的单位FET102的立体图。单位FET102使n型InGaP层5为沟道层5b′。另外，将最上层的n+型GaAs层6作为接触层6bs、6bd。接触层6bd、6bs分别成为单位FET102的漏极区域和源极区域。接触层6bd、6bs也形成为台面状，在它们之间露出的沟道层5b′上设置栅极12。在InGaP层掩埋栅极金属最下层的Pt的掩埋栅极的情况下，如果InGaP层表面的结晶良好，则Pt不会在InGaP层向横向反常扩散。在接触层6bd、6bs之上通过欧姆金属层分别形成第一层的漏极10、源极11。
在此，单位FET102的沟道层5b′与单位HBT101的发射极层5a相同为InGaP层。由此，可谋求单位FET102的高耐压化及沟道层5b′表面的稳定化。
另外，在沟道层5b′的下层配置P+型GaAs层4b。可通过该层防止从沟道层向衬底侧泄漏的载流子。
另外，由于p+型GaAs层4b的下层为单位FET102对工作并没有特别的影响，因此，设计为单位HBT101的特性最合适即可。
再次参照图20(A)，单位元件100为使图20(C)所示的单位HBT101的面S1′与图20(D)所示的单位FET102的面S1抵接的结构。抵接面为图20(A)的c-c线的面。并且，通过配线金属层(Ti/Pt/Au)在单位FET102的源极11之上设置连接配线17。连接配线17沿单位FET102的台面，又通过绝缘区域20之上延伸到单位HBT101的基极8之上。
以下，参照图21～22，对第八实施例的单位元件100的其它的形态进行说明。另外，剖面图相当于图2的b-b线剖面，用于说明外延层的大致情况，故省略连接电极17。
图21(A)为在第八实施例中设置非合金欧姆层，将发射极接触层6a作为非合金欧姆层的情况。
为了降低发射极接触层6a的接触电阻，有时会在发射极接触层6a之上设置非合金欧姆层31。非合金欧姆层为n+型GaAs层。在这种情况下，将发射极接触层6a设为n型GaAs层，其它的结构与图20(B)相同。
图21(B)为设置梯度层的情况。
存在在发射极5a采用Al0.3Ga0.7As层，在与基极层4a的GaAs层之间形成异质结的情况。该异质结在传导带的底部存在频带峰值，该频带峰值成为补偿电压产生的原因之一。为了消除该频带峰值故可以配置用于从GaAs向AlGaAs层缓缓地移动的梯度层32，从而可使补偿电压变小。
梯度层32例如为n型的AlxGa1-xAs(X＝0-0.3)层，由此，在基极-发射极将从GaAs向Al0.3Ga0.7As层过渡地变化。其它的半导体层的结构与图20(B)相同。
图22(A)为在第八实施例中设置镇流电阻层的情况。存在由于构成单位元件100的单位FET102及单位HBT101的设计而不能充分防止二次击穿发生的情况。另外，在单位HBT101中流动很大的电流时，也难以完全防止二次击穿的发生。在这种情况下可通过在单位HBT的外延结构中加入镇流电阻层重复采取二次击穿措施。
即，在发射极层5a侧配置n-型GaAs层33作为镇流电阻层。由于具有规定电阻值的n-型GaAs层33成为镇流电阻层，故可防止由于电流向一个单位元件100集中引起的二次击穿的产生。
镇流电阻层33可在非掺杂的GaAs层形成，在发射极层5a为InGaP时，也可以在n-型InGaP层及非掺杂的InGaP层。另外在发射极层5a为AlGaAs层时，镇流电阻层33可在n-型AlGaAs层及非掺杂AlGaAs形成。其它的半导体层与图20(B)相同。
图22(B)为在第八实施例中将异质结从发射极-基极间的Pn接合错开的情况，发射极层5a成为n型AlGaAs层。
在通常的HBT结构中，发射极层5a的n型AlGaAs层与基极层4a的p+型GaAs层之间的发射极-基极间Pn结合与异质结一致。该结合在传导带的底部存在频带峰值，该频带峰值成为补偿电压产生的一个原因。为了防止由频带峰值引起的补偿电压的产生，可通过在基极层4a的p+型GaAs层与发射极层5a的n型AlGaAs层之间添加n型GaAs层34，使异质结位置从发射极-基极间的Pn结合位置偏离。此时由于异质结位置与发射极-基极间的Pn结合不一致故可使补偿电压大幅度变小。
HBT的原理是为了不使基极的空穴向发射极侧注入，将比作为基极层4a的GaAs层带隙大的AlGaAs层作为发射极层5a配置。在这种结构的情况下，添加的n型GaAs层34与位于其上的发射极层的n型AlGaAs层5a的结合成为异质结。
图23为第九实施例，在第八实施例所示的用于放大器的单位元件100中，在单位HBT101的发射极层5a之上设置可选择性蚀刻的其他半导体层的情况。即，在第九实施例中，将第一～第七实施例的单位元件100中的发射极层5a、n型AlGaAs层18a及n型InGaP层19a改变为其它的半导体层，使发射极层5a的厚度与突缘L的厚度相同，使用选择性蚀刻形成突缘L。另外，剖面图相当于图2的b-b线剖面，用于说明外延层的大致情况，故省略连接电极17。
例如，在图23(A)中，在发射极层(n型InGaP层)5a之上添加n型GaAs层35，通过GaAs/InGaP的选择性蚀刻形成突缘L。将单位FET102的栅极设置在n型GaAs层35上。此时，不能使用选择性蚀刻但可通过使n+型GaAs层6a的膜厚变薄，或使蚀刻率缓慢等的措施进行控制。
在图23(B)中，在发射极层(n型InGaP层)5a之上添加n型AlGaAs层36，通过AlGaAs/InGaP的选择性蚀刻形成突缘L。将单位FET102的栅极设置在n型AlGaAs层36上。此时，不能使用选择性蚀刻但可通过使n+型GaAs层6a的膜厚变薄，或使蚀刻率变慢等的措施进行控制。
在图23(C)中，在发射极层(n型AlGaAs型层)5a之上添加n型InGaP层37，通过InGaP/AlGaAs的选择性蚀刻形成突缘L。为形成基极在使基极层4a的表面露出时，不能使用选择性蚀刻。但可通过直接检测蚀刻表面而确定基极层4a是否露出。因此，可控制使基极层4a的表面露出的蚀刻。即，蚀刻不足发射极层5a还残留时，由于发射极层5a的杂质浓度低，故即使直接探测接触电阻很高，电阻值也很高。另一方面，由于基极层4a的杂质浓度非常高，故直接探测其电阻值则检测电阻低，电阻值也变低。
在图23中，使用选择性蚀刻形成突缘L。因此，在将逻辑电路集成化时，与第五实施例相同，可通过选择性蚀刻使形成E型FET的栅极的表面露出。
在图23中，其它的半导体层与图20(B)相同。
参照图24和图25，作为第十实施例表示用于开关元件的单位元件100的其它的形态。图24(A)为图2的a-a线剖面图，图24(B)为单位HBT101的立体图，图24(C)为单位FET102的立体图。另外，在图24中省略连接配线17以外的第二及其以上层的电极。
如图24(A)，在半绝缘的GaAs衬底1之上，层叠多个半导体层、即，层叠n+型GaAs层2、n型InGaP层3、p+型GaAs层4、n型InGaP层5、n+型GaAs层6。将半导体层的一部分通过蚀刻除去，形成为台面状。另外，设置到达衬底1的分离区域20。分离区域如上所述为由B+等的离子注入而形成的绝缘区域20。
单位元件100由台面状的半导体层及绝缘区域20分离为两个区域，在一侧的区域形成单位HBT101，在另一侧的区域形成单位FET102。
图24(B)是由图24(A)的c-c线所示的剖面将单位元件分割为所述两个区域时的单位HBT101的立体图，另外，在此省略连接电极17。单位HBT101的副集电极层2通过外延生长法形成在衬底1之上，是掺杂硅(Si)为3E18cm-3～6E18cm-3的较高的杂质浓度的n+型GaAs层。其厚度为数千。集电极层3形成于副集电极层2的一部分区域之上，是通过硅掺杂而掺杂为1E17cm-3左右～5E17cm-3左右的杂质浓度的n型InGaP层。其厚度为1000～5000。基极层4a形成于集电极层12之上，是通过碳(C)掺杂而掺杂为1E18cm-3左右～50E18cm-3左右的杂质浓度的p+型GaAs层。其厚度为数百A～2000A。发射极层5a在基极层4a的一部分区域之上形成台面状(发射极台面EM)，是通过硅掺杂硅而掺杂位1E17cm-3～5E17cm-3左右的杂质浓度的n型InGaP层。其厚度为1000～5000。发射极层5a与上层和下层的AlGaAs层及GaAs层进行晶格匹配。另外，发射极接触层6a形成在发射极层5a之上，是通过硅掺杂而掺杂为3E18cm-3左右～6E18cm-3左右的杂质浓度的n+型GaAs层，其厚度为数千。
本实施例的单位HBT101在发射极层5a与基极层4a形成InGaP/GaAs异质结，除此之外在集电极层3与基极层4a中也形成InGaP/GaAs异质结。即，单位HBT101为对称型HBT。
另外，构成发射极层5a及集电极层3的半导体层也可不为InGaP层而为AlGaAs层，这种情况下也与基极层4a的GaAs层进行晶格匹配。在基极层4a的下方的面S1′的附近设置分离用绝缘区域20。
在副集电极层2的表面夹持集电极层3的位置配置由欧姆金属层(AuGe/Ni/Au)构成的第一层的集电极7。在基极层4a的表面，以包围发射极层5a的图案配置由欧姆金属层(Pt/Ti/Pt/Au)构成的基极8。在发射极接触层6a的上部配置由欧姆金属层(AuGe/Ni/Au)构成的第一层的发射极9。
图24(C)是由图24(A)的c-c线所示的剖面将单位元件100切离时的单位FET102的立体图。单位FET102将n型InGaP层5作为沟道层5b′。另外，将最上层的n+型GaAs层6作为接触层6bs、6bd。接触层6bd、6bs分别成为单位FET102的漏极区域和源极区域。接触层6bd、6bs也形成为台面状，在它们之间露出的沟道层5b′上设置栅极12。在接触层6bd、6bs之上通过欧姆金属层分别形成第一层的漏极10、源极11。
另外，在沟道层5b′的下层配置P+型缓冲层4b。P+型缓冲层4b为p+型GaAs层，可通过该层防止从沟道层向衬底侧泄漏的载流子。
另外，由于p+型GaAs层4的下层为单位FET102对工作并没有特别的影响，因此，设计为单位HBT101的特性最合适即可。
图24(A)所示的单位元件100为使图24(B)所示的单位HBT101的面S1′与图24(C)所示的单位FET102的面S 1抵接的结构。抵接面为图24(A)的c-c线的面。并且，通过配线金属层(Ti/Pt/Au)在单位FET102的源极11之上设置连接配线17。连接配线17沿单位FET102的台面，又通过绝缘区域20之上延伸到单位HBT101的基极8之上。
图25是说明第十实施例的单位元件100的其它的形态的剖面图，只表示单位HBT101的剖面图(相当于图2的b-b线)。
图25(A)是为消除频带峰值而具有梯度层的结构。
例如在发射极5a及集电极层3中采用Al0.3Ga0.7As层，并且，在基极-发射极间，基极-集电极间配置梯度层32。即，在基极-发射极间配置从GaAs向Al0.3Ga0.7As缓慢变化的n型的AlxGa1-xAs(X＝0→0.3)层，例如在基极-集电极间例如配置从Al0.3Ga0.7As向GaAs缓慢变化的n型的AlxGa1-xAs(X＝0.3→0)层。由此，可使补偿电压进一步变小。
图25(B)为设置镇流电阻层的情况。存在由于构成单位元件100的单位FET102及单位HBT101的设计而不能充分防止二次击穿发生的情况。另外，在单位HBT101中流动很大的电流时，也难以完全防止二次击穿的发生。在这种情况下可通过在单位HBT101的外延结构中加入镇流电阻层重复采取二次击穿措施。
即，由于采用对称型HBT，故在发射极层5a侧及集电极层3侧作为镇流电阻层配置n-型GaAs层33。由于具有规定电阻值的n-型GaAs层33成为镇流电阻层，由此可防止由于电流向一个单位元件集中而引起的二次击穿的产生。
镇流电阻层33可在非掺杂的GaAs层形成，在发射极层5a及集电极层3为InGaP层时，也可以在n-型InGaP层及非掺杂的InGaP层形成。另外在发射极层5a及集电极层3为AlGaAs层时，镇流电阻层33可在n-型AlGaAs层及非掺杂AlGaAs层形成。其它的半导体层与图24(B)相同。
另外，在第三、第四、第五、第六、第七、第十实施例中，用于开关元件的第五HBT101都是对称型HBT，故可将单位HBT101的发射极与集电极替换。
另外，通过在第三、第四、第五、第六、第七、第十实施例中设置电阻分割等的偏压电路，则单位HBT101的发射极及集电极的电位不限于GND电位而可自由设定。
根据本实施例，将HBT与FET经由分离区域相邻配置，将多个与HBT的基极连接MESFET而得的源极的单位元件连接构成开关元件，而得到开关电路装置。即，单位元件的MESFET与每个梳齿状的HBT的基极连接，并且HBT与MESFET经由分离区域相邻配置。并且，开关元件将MESFET的漏极与电源端子VDD连接，通过向MESFET的栅极输入的电压信号，使HBT的集电极-发射极间电流变化。由于HBT与MESFET的距离接近，故由HBT的工作产生的热向MESFET传送。但由于MESFET漏极具有负的温度系数，故本实施例的HBT的基极电流也具有负的温度系数。即，在本实施例中，HBT的发热可使HBT的集电极电流减少。
因此，在将多个这样单位元件并联连接的开关元件中，即使每个单位元件的工作电流变得不稳定，由于电流不向一个单位元件集中故不会产生由二次击穿产生的破坏。即，与现有的HBT的接触电流相比可大幅度提高电流密度而工作。
另外，在单位FET中为确保耐压采用掩埋栅极结构，通过使之成为不使掩埋部向InGaP层扩散的结构可防止Pt的反常扩散。另外，在单位HBT的发射极台面、基极台面形成及突缘L形成及单位FET的栅极蚀刻中可使用选择性蚀刻，再现性良好。
权利要求
1.一种有源元件，其特征在于，具有化合物半导体衬底，其层叠多个形成至少一个异质结的半导体层而成；第一晶体管，其设置在所述衬底上，将所述半导体层的第一、第二、第三半导体层分别形成为集电极层、基极层、发射极层，并具有集电极、基极、发射极；第二晶体管，其设置在所述衬底上，并具有栅极、源极、漏极；单位元件，其将所述第一晶体管和第二晶体管经由分离区域而邻接配置，并将所述第一晶体管的所述基极和所述第二晶体管的所述源极连接而成，并联连接多个所述单位元件，并将所述各单位元件的所述第二晶体管的漏极与电源端子连接，通过输入到所述第二晶体管的所述栅极的电压信号使所述各单位元件的所述第一晶体管的集电极-发射极之间的电流变化。
2.如权利要求1所述的有源元件，其特征在于，具有第四半导体层，其设置在所述第三半导体层之上；第五半导体层，其设置在该第四半导体层之上，并与该第四半导体层之间的蚀刻的选择比大。
3.如权利要求1所述的有源元件，其特征在于，一个所述单位元件将所述第二晶体管的所述漏极、所述栅极、以及所述第一晶体管的所述发射极、所述集电极分别与其他的所述单位元件所对应的所述各电极并联共用连接。
4.如权利要求1所述的有源元件，其特征在于，所述第二晶体管的沟道层的至少一部分设置在与所述发射极层相同的半导体层上。
5.如权利要求1所述的有源元件，其特征在于，构成所述基极层和所述集电极层的所述半导体层与所述第二晶体管连续。
6.如权利要求1所述的有源元件，其特征在于，所述第一晶体管的所述各电极设置成梳齿状并向第一方向延伸，所述第二晶体管的所述栅极向第二方向延伸。
7.如权利要求1所述的有源元件，其特征在于，所述基极层为p+型GaAs层。
8.如权利要求1所述的有源元件，其特征在于，所述发射极层为InGaP层。
9.如权利要求1所述的有源元件，其特征在于，所述第一晶体管的集电极电流具有负的温度系数。
10.如权利要求2所述的有源元件，其特征在于，所述第二晶体管的各栅极设置在第四半导体层之上。
11.如权利要求2所述的有源元件，其特征在于，所述第二晶体管的各栅极将最下层金属的一部分埋入所述第四半导体层内。
12.一种开关电路装置，其特征在于，具有化合物半导体衬底，其层叠多个形成至少一个异质结的半导体层而成；第一晶体管，其设置在所述衬底上，将所述半导体层的第一、第二、第三半导体层分别形成为集电极层、基极层、发射极层，并具有集电极、基极、发射极；第二晶体管，其设置在所述衬底上，并具有栅极、源极、漏极；单位元件，其将所述第一晶体管和第二晶体管经由分离区域而邻接配置，并将所述第一晶体管的所述基极和所述第二晶体管的所述源极连接而成；多个开关元件，其将所述单位元件并联连接；第一RF端口，其与所述多个开关元件的集电极或发射极共用连接；多个第二RF端口，其与所述多个开关元件的发射极或集电极分别连接；电源端子，其与所述多个开关元件的漏极分别连接，分别向所述第二晶体管的栅极施加控制信号，通过由所述第二晶体管的导通所供给的电流驱动所述第一晶体管，并在所述第一和第二RF端口间形成信号路径。
13.如权利要求12所述的开关电路装置，其特征在于，具有，第四半导体层，其设置在所述第三半导体层之上；第五半导体层，其设置在该第四半导体层上，并与该第四半导体层之间的蚀刻的选择比大。
14.如权利要求12所述的开关电路装置，其特征在于，一个所述单位元件将所述第二晶体管的所述漏极、所述栅极、以及所述第一晶体管的所述发射极、所述集电极与其他的所述单位元件所对应的所述各电极分别并联共用连接。
15.如权利要求12所述的有源元件，其特征在于，所述发射极层与所述第二晶体管的沟道层的至少一部分设置在同一半导体层上。
16.如权利要求12所述的有源元件，其特征在于，所述第一晶体管的所述各电极设置成梳齿状并向第一方向延伸，所述第二晶体管的所述栅极向第二方向延伸。
17.如权利要求12所述的开关电路装置，其特征在于，所述第一晶体管在所述发射极层以及所述基极层间与所述基极层以及所述集电极层间具有异质结，正向晶体管工作时的接通电阻值与反向晶体管工作时的接通电阻值在一个基极电流值中大致相等。
18.如权利要求12所述的开关电路装置，其特征在于，具有与多个所述第二晶体管的各栅极和至少的一个控制端子连接的逻辑电路，并从该一个控制端子分别向各栅极施加控制信号。
19.如权利要求12所述的开关电路装置，其特征在于，将所述开关元件与其他所述开关元件串联多级连接。
20.如权利要求12所述的开关电路装置，其特征在于，所述基极层为p+型GaAs层。
21.如权利要求12所述的开关电路装置，其特征在于，所述发射极层为InGaP层。
22.如权利要求12所述的开关电路装置，其特征在于，所述第一晶体管的集电极电流具有负的温度系数。
23.如权利要求12所述的开关电路装置，其特征在于，将提供相等的偏电位的偏压点分别与所述开关元件的发射极以及集电极连接。
24.如权利要求23所述的开关电路装置，其特征在于，在所述开关元件的发射极和所述偏压点之间、以及所述开关元件的集电极和所述偏压点之间分别连接高频信号的分离元件。
25.如权利要求12所述的开关电路装置，其特征在于，将高频信号的分离元件连接在所述电源端子和所述第二晶体管之间。
26.如权利要求12所述的开关电路装置，其特征在于，构成所述基极层与所述集电极层构成的所述半导体层与所述第二晶体管连续。
27.如权利要求13所述的开关电路装置，其特征在于，所述第二晶体管的各栅极设置在所述第四半导体层之上。
28.如权利要求13所述的开关电路装置，其特征在于，所述第二晶体管的各栅极将最下层金属的一部分埋入所述第四半导体内。
29.如权利要求18所述的开关电路装置，其特征在于，所述逻辑电路包含第三晶体管，该第三晶体管的栅极设置在所述第三半导体层上。
全文摘要
本发明涉及一种有源元件和开关电路装置。将单位HBT与单位FET经由分离区域相邻配置，将多个在单位HBT的基极与单位FET的源极连接而得的单位元件而连接而构成有源元件。由此，可得到电流难以向单位元件集中，不会由二次击穿而破坏的有源元件。另外，在单位FET中为确保耐压而采用掩埋栅极结构，通过使之成为不使掩埋部向InGaP层扩散的结构可防止Pt的反常扩散。另外，在单位HBT的发射极台面、基极台面形成及突缘形成及单位FET的栅极凹陷蚀刻中可使用选择性蚀刻，再现性良好。由此，可解决在HBT中实现增加基极电流提高电流密度会引起二次击穿，导致破坏的问题。
文档编号H01L27/06GK1855493SQ20061007145
公开日2006年11月1日 申请日期2006年3月28日 优先权日2005年3月28日
发明者浅野哲郎 申请人:三洋电机株式会社