专利名称：半导体集成电路器件的制作方法
技术领域：
本发明涉及一种内置有非易失性存储器单元(unit)及可编程逻辑器件单元的半导体集成电路器件。
背景技术：
现在，正在普及制造在由NAND型快闪存储器等构成的非易失性存储器单元四周装载有系统LSI单元的半导体芯片的商业活动。但是，系统LSI单元因顾客等导致规格不同，必须按照规格改变接口等。为此，就会存在制造时必须对每一产品制作模板而导致开发成本高且不具备通用性这样的问题。
此外，在日本专利文献1中公开了一种将快闪存储器单元与FPGA单元、CPU、RAM等一起集成在一个半导体芯片上并将用于编程FPGA单元的数据存储在SRAM的静态锁存器、防熔丝、非易失性存储单元(cell)等中的这种器件。
特开2003-218212号公报发明内容考虑到上述这些情况而实施了本发明，本发明的目的在于，提供一种在制造半导体芯片之后，还能够容易地构成具有除了非易失性存储器单元之外的各种功能的电路，并且开发成本低、且具有高通用性的半导体集成电路装置。
本发明的一种形式的半导体集成电路器件包括在半导体芯片上集成的可编程逻辑器件单元；在上述半导体芯片上集成的、将用于对上述可编程逻辑器件单元进行编程的数据保存在数据存储区的一部分区域中的非易失性存储器单元；以及控制上述非易失性存储器单元，当接通电源时读出在上述数据存储区的上述一部分区域内保存的数据并供给到上述可编程逻辑器件单元的控制电路。
根据本发明，能够提供一种在制造半导体芯片之后，还能够容易地构成具有除了非易失性存储器单元之外的各种功能的电路，并且开发成本低、且具有高通用性的半导体集成电路器件。
图1是根据本发明的第一实施方式的半导体集成电路器件的半导体芯片的平面图。
图2是图1中的快闪存储器单元的地址空间的示意图。
图3是表示从图1中的快闪存储器单元的数据存储区读出数据时的电路结构的一个例子的电路图。
图4是将程序数据写入图1中的快闪存储器单元的数据存储区中时的电路结构的一个例子的示意图。
图5是将程序数据写入图1中的快闪存储器单元的数据存储区中时的电路结构的另一个例子的示意图。
图6是图1中的快闪存储器单元的地址空间的另一个例子的示意图。
图7是改变图1中的快闪存储器单元的数据存储区的尺寸时的电路结构的一个例子的示意图。
图8是改变图1中的快闪存储器单元的数据存储区的尺寸时的一个例子的示意图。
图9是改变图1中的快闪存储器单元的数据存储区的尺寸时的另一个例子的示意图。
图10是改变图1中的快闪存储器单元的数据存储区的尺寸时的另一个例子的示意图。
图11是改变图1中的快闪存储器单元的数据存储区的尺寸时的另一个例子的示意图。
图12是改变图1中的快闪存储器单元的数据存储区的尺寸时的另一个例子的示意图。
图13是表示作为图1中的可编程逻辑器件单元的一个例子的FPGA单元的具体构成例的方框图。
图14是表示作为图1中的可编程逻辑器件单元的一个例子的CPLD单元的具体构成例的方框图。
图15是表示图1中的快闪存储器单元内的存储单元(cell)阵列的一部分的结构的电路图。
图16是表示图1中的快闪存储器单元内的存储单元阵列的另一结构的电路图。
图17是表示图1中的快闪存储器单元和FPGA单元的各种配置状态的平面图。
图18是本发明的第二实施方式的半导体集成电路器件的半导体芯片的平面图。
图19是表示从图18中的快闪存储器单元的数据存储区读出数据时的电路结构的一个例子的电路图。
图20是将程序数据写入图18中的快闪存储器单元的数据存储区中时的电路结构的一个例子的示意图。
图21是将程序数据写入图18中的快闪存储器单元的数据存储区中时的电路结构的另一个例子的示意图。
图22是本发明的第三实施方式的半导体集成电路器件的半导体芯片的平面图。
图23是表示从图22中的快闪存储器单元的数据存储区读出数据时的电路结构的一个例子的电路图。
图24是将程序数据写入图22中的快闪存储器单元的数据存储区中时的电路结构的一个例子的示意图。
图25是将程序数据写入图22中的快闪存储器单元的数据存储区中时的电路结构的另一个例子的示意图。
图26是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图27是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图28是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图29是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图30是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图31是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图32是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图33是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图34是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图35是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图36是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图37是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图38是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图39是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图40是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图41是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图42是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图43是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图44是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图45是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图46是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图47是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图48是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图49是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图50是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图51是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图52是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图53是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图54是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图55是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
图56是表示使用图1中、图8中、图22中的FPGA单元所实现的电路的具体例子的方框图。
符号说明10...半导体芯片，11...非易失性存储器单元，12...可编程逻辑器件单元，13...外部端子，14...控制电路，15...接口，16...地址区域设定电路，17...纠错电路，18...多路复用器。
具体实施例方式
下面，将参照附图并利用实施方式来进行说明。
图1是根据本发明的第一实施方式的半导体集成电路器件的半导体芯片的平面图。在半导体芯片10之上，集成有具有由多个非易失性可编程元件构成的存储单元(cell)阵列及外围电路的非易失性存储器单元11和可编程逻辑器件单元12。
在半导体芯片10的周边部分形成有用于此半导体芯片10和外部装置之间进行各种数据交换和供给电源电压的多个外部端子13。
并且，在半导体芯片10之上，形成有控制非易失性存储器单元11的控制电路(未图示)。在接通电源时，此控制电路读出存储在非易失性存储器单元11的一部分数据存储区中的数据，并供给到可编程逻辑器件单元12。
在本实施方式的半导体集成电路器件中，作为非易失性存储器单元11的一个例子，形成有NAND型快闪存储器单元11，作为可编程逻辑器件单元12，形成有具有FPGA(场可编程门阵列，Field Programmable Gate Array)结构的FPGA单元。但是，作为非易失性存储器单元11，除了NAND型快闪存储器单元之外，也可以形成NOR型及AND型的任意一种快闪存储器单元、具有MRAM单元(cell)的MRAM单元(unit)、具有FeRAM单元(cell)的FeRAM单元(unit)中的至少一种，并且，作为可编程逻辑器件单元12，除了FPGA单元之外，也可以形成具有CPLD(复合可编程逻辑元件，ComplexProgrammable Logic Device)结构的CPLD单元，DFA(D Fabric Array)(TM)及其它PLD结构的单元。
在本实施方式的半导体集成电路器件中，以包围快闪存储器单元11的方式来形成FPGA单元12。
图2表示图1中的快闪存储器单元11的地址空间。在快闪存储器单元11中设定有两个数据存储区A及B。在地址空间的上级地址侧的数据存储区A中保存常规数据。在下级地址侧的数据存储区B中保存用于对FPGA单元12进行编程的数据(程序)。
在上述这种结构的半导体集成电路器件中，在快闪存储器单元11的数据存储区B中，预先保存用于对FPGA单元12进行编程的程序数据。从数据存储区B读出数据按如下方式进行例如，如图3所示，接通电源时，通过控制电路14控制快闪存储器单元11的动作，从快闪存储器单元11读出数据存储区B中保存的程序数据，并供给到FPGA单元12。在FPGA单元12中执行称为配置(Configuration)的操作，形成具有响应程序数据的功能的电路。在此，使用FPGA单元12实现的电路是快闪存储器单元11的各种接口电路和各种控制电路、时钟发生器和运算电路等。
在现在的FPGA内，作为保存程序数据的装置，通常可使用SRAM。由于SRAM使用易失性可编程元件构成，电源切断时，SRAM内的存储数据就会消失，再次开启电源时，必须再次对FPGA供给程序数据，以再次形成电路。
相对于此，本实施方式的半导体集成电路器件中，由于将用于对FPGA单元12进行编程的数据保存在快闪存储器单元11中，即使切断电源也能保持数据，再次开启电源时，读出存储在快闪存储器单元11的数据存储区B中的程序数据，并供给到FPGA单元12。即，当每次电源处于开启状态下，使用FPGA单元12能够实现具有与以前相同功能的电路。
此外，本实施方式的半导体集成电路器件中，通过改变在快闪存储器单元11的数据存储区B中保存的程序数据，能够在半导体芯片的制造之后，使用FPGA单元12容易地实现具有各种功能的电路。其结果，能够实现具有高通用性的半导体集成电路器件。而且，由于不需要像以往那样对每一产品制作掩模，所以能够使开发成本低廉。
设置在快闪存储器单元11内的编程元件是非易失性编程元件，能够写入数据。接着，说明将程序数据写入快闪存储器单元11时的电路结构的例子。
图4是表示将程序数据写入快闪存储器单元11的数据存储区B中时的电路结构的一个例子。
此情况下，可使用设置在半导体芯片上的1个外部端子13。从此外部端子13串行输入程序数据，通过设置在快闪存储器单元11内的接口(I/F)15，供给到快闪存储器单元11，由此将程序数据顺序写入到数据存储区B。
图5是表示将程序数据写入快闪存储器单元11的数据存储区B中时的电路结构的另一个例子。
此情况下，可使用在半导体芯片上设置的多个外部端子13。从该多个外部端子13并行输入程序数据，通过设置在快闪存储器单元11内的接口(I/F)15，供给到快闪存储器单元11，由此将程序数据写入到数据存储区B。再有，接口15和快闪存储器单元11之间的数据通路既可以是并行的，也可以是串行的。此时，可以根据从外部端子供给的数据来设定数据存储区B的位置。
如图2所示，保存用于对FPGA单元12进行编程的程序数据的数据存储区B并不限定于快闪存储器单元11的地址空间的下级地址侧。也可如图6(a)所示，将数据存储区B设置在地址空间的中间地址部分，而且，还可如图6(b)所示，将其设置在地址空间的上级地址侧。
此外，也可以按照规格将快闪存储器单元11的数据存储区B的尺寸固定为一定的尺寸。如果根据使用FPGA单元12能够实现的电路规模的最大值来固定数据存储区B的尺寸，就不会使数据存储区不充足。多数情况下使用此方法。
根据使用FPGA单元12所实现的电路规模来增减在快闪存储器单元11中保存的程序数据量。在程序数据量少的情况下，如果将数据存储区B的尺寸设定得大，就会在数据存储区B中产生不保存数据的无用区域。因此，为了尽可能有效地灵活使用快闪存储器单元11的数据存储区，也可以改变数据存储区B的尺寸。
接着，说明用于改变快闪存储器单元11的数据存储区B的尺寸的电路结构。
图7表示改变快闪存储器单元11的数据存储区B的尺寸时的电路结构的一个例子。
此情况下，可使用设置在半导体芯片上的1个外部端子13。从此外部端子13输入用于设定数据存储区B的尺寸的数据，通过接口(I/F)15，供给到地址区域设定电路16。地址区域设定电路16根据尺寸设定用数据在快闪存储器单元11中设定数据存储区B的尺寸。再有，接口15和快闪存储器单元11之间的数据通路既可以是并行也可以是串行的。
此情况下，也可使用设置在半导体芯片上的多个外部端子13。从此多个外部端子13串行输入用于设定数据存储区B的尺寸的数据，通过接口(I/F)15供给到地址区域设定电路16。
在图7的电路中，将通过地址区域设定电路16来改变尺寸的数据存储区B的地址存储在前面的控制电路14中。而且，从数据存储区B读出数据时，读出在此地址保存的数据，供给到FPGA单元12。
此外，改变数据存储区B的尺寸时，能够按照用途进行各种变更。
图8(a)～(c)表示在改变数据存储区B的尺寸时、将数据存储区B的最下级地址固定在地址空间的最下级地址、改变上级地址侧、由此改变数据存储区B的尺寸的情况。
图9(a)～(c)表示在改变数据存储区B的尺寸时、将数据存储区B的最上级地址固定在地址空间的最上级地址、改变下级地址侧、由此改变数据存储区B的尺寸的情况。
图10(a)～(c)表示在改变数据存储区B的尺寸时、将数据存储区B的最上级地址固定在地址空间的某一中间地址、改变下级地址侧、由此改变数据存储区B的尺寸的情况。
图11(a)～(c)表示在改变数据存储区B的尺寸时、将数据存储区B的最下级地址固定在地址空间的某一中间地址、改变上级地址侧、由此改变数据存储区B的尺寸的情况。
图12(a)～(c)表示在改变数据存储区B的尺寸时、将数据存储区B的最上级地址及最下级地址分别设定在快闪存储器单元11的地址空间的某一中间地址、一起改变上级地址侧及下级地址侧、由此改变数据存储区B的尺寸的情况。
图13表示图1中的FPGA单元12的具体构成例子。此FPGA单元由多个逻辑块21和在纵横方向上延伸的布线区域22构成。
这种结构的FPGA单元中，通过被供给保存在快闪存储器单元11的数据存储区B中的程序数据，使用布线区域22形成将多个逻辑块21相互之间连接的布线，构成具有响应程序数据的功能的电路。
图14表示可作为图1中的可编程逻辑器件单元12使用的CPLD单元的一个例子。此CPLD由多个PLD块31、用于连接它们的一块布线区域32构成。并且，上述各PLD块31由称为宏单元(cell)的AND-OR门、D型触发器电路等构成。
这种结构的CPLD单元中，通过被供给在快闪存储器单元11的数据存储区B中保存的程序数据，使用布线区域32形成将PLD块31相互之间连接的布线，构成具有响应程序数据功能的电路。
图15及图16分别表示图1中的非易失性存储器单元11内的存储单元阵列的一部分的结构。
图15(a)是作为非易失性存储器单元11使用NAND型快闪存储器单元的情况。具有由控制栅电极及浮栅电极形成的2层栅电极结构的非易失性晶体管作为单元单位41，多个单元单位41串联连接，从而构成NAND列42。各单元单位41的控制栅电极分别连接到多条字线WL。每个NAND列42的一端通过第一选择晶体管43连接到位线BL，其另一端通过第二选择晶体管44连接到源线SL。
图15(b)是作为非易失性存储器单元11使用NOR型快闪存储器单元的情况。具有由控制栅电极及浮置栅电极形成的2层栅电极结构的非易失性晶体管作为单元单位41，多个单元单位41连接在位线BL和源线SL之间。各单元单位41的控制栅电极分别连接到多条字线WL。
图16(a)是作为非易失性存储器单元11使用具有MRAM单元的MRAM单元的情况。多个MRAM单元44并联连接在位线BL和接地电位的节点之间。各MRAM单元44由一个MTJ(磁隧道结，Magnetic Tunnel Junction)元件45和读出选择开关(晶体管)46构成。按照与各MTJ元件45平行的方式设置有用于进行写入的字线WWL，用于进行读出的字线RWL与读出选择开关46的栅电极连接。MTJ元件45具有在自由层和钉扎层(pin层)之间插入隧道绝缘膜的结构，按照自由层的隧道绝缘膜侧的强磁性层的磁化方向与钉扎层的磁化方向的关系来存储数据。
图16(b)是作为非易失性存储器单元11使用具有FeRAM(铁电随机存取存储器，Ferroelectric Random Access Memory)单元的FeRAM单元的情况。块选择开关(晶体管)BST和多个FeRAM单元47串联连接在位线BL和板极线PL之间。在块选择开关BST的栅电极上连接有块选择线BS。多个各FeRAM单元47由存储单元晶体管48和在存储晶体管48的源、漏之间并联连接的强电介质电容器49构成。存储单元晶体管48的栅电极连接到字线WL。
以上说明了在上述实施方式的半导体集成电路器件中以包围快闪存储器单元11的方式形成FPGA单元12的情况。但是，快闪存储器单元11及FPGA单元12的配置状态不限于上述实施方式，可以按照其用途进行各种变形。
图17(a)表示以包围快闪存储器单元11的三个边的方式形成FPGA单元12的情况的配置状态。
图17(b)表示将FPGA单元12分为两个部分、以用此两个部分FPGA单元12从两侧夹持快闪存储器单元11的方式而形成的情况的配置状态。
图17(c)表示以仅1边连接快闪存储器单元11和FPGA单元12的方式并列设置它们两个来形成的情况的配置状态。
图18是本发明的第二实施方式的半导体集成电路器件的半导体芯片的平面图。本实施方式的半导体芯片10与图1所示的第一实施方式的半导体芯片10的不同点在于，除了非易失性存储器单元11、可编程逻辑器件单元12之外，还集成有纠错电路(错误检测与校正，Error Checking and Correcting；ECC)17和多路复用器(MUX)18。
即使在第二实施方式的半导体集成电路器件中，作为非易失性存储器单元11的一个例子，除了NAND型快闪存储器单元之外，也可形成NOR型及AND型之中的任意一种快闪存储器单元、具有MRAM单元的MRAM单元、具有FeRAM单元的FeRAM单元中的至少一种，并且，作为可编程逻辑器件单元12，也可形成FPGA单元、具有CPLD结构的CPLD单元、DFA及其它PLD结构的单元。
在上述这种结构的半导体集成电路器件中，在非易失性存储器单元11的数据存储区B中，预先保存用于对FPGA单元12进行编程的程序数据。从数据存储区B读出数据按如下方式执行例如，如图19所示，当接通电源时，通过控制电路14控制非易失性存储器单元11的操作，从快闪存储器单元11中读出在数据存储区B中保存的程序数据。通过纠错电路17对从非易失性存储器单元11读出的程序数据进行纠错之后，供给到FPGA单元12。在FPGA单元12中执行称为配置的操作，形成具有响应程序数据的功能的电路。使用FPGA单元12所实现的电路是非易失存储器单元11的各种接口电路和各种控制电路、时钟发生器和运算电路等。
另一方面，在非易失性存储器单元11的数据存储区A中存储的常规数据与在数据存储区B中存储的数据同样地，由纠错电路17进行纠错后，既可以通过多路复用器18供给到FPGA单元12，或者也可以不进行纠错，通过多路复用器18供给到FPGA单元12。
第二实施方式的半导体集成电路中，由于也将用于对FPGA单元12进行编程的数据保存在非易失性存储器单元11中，所以即使切断电源也可保持数据，当再次接通电源时，读出在非易失性存储器单元11的数据存储区B中保存的程序数据，并供给到FPGA单元12。即，在电源每次接通状态下，都可以使用FPGA单元12来实现具有与前面相同功能的电路。
在第二实施方式的半导体集成电路器件中，通过改变在非易失性存储器单元11的数据存储区B中保存的程序数据，能够在半导体芯片制造之后，使用FPGA单元12容易地实现具有各种功能的电路。其结果，能够实现具有通用性高的半导体集成电路器件。而且，由于不需要像以往那样对每一种产品制作掩模，所以能够使开发成本低廉。
在非易失性存储器单元11内设置的编程元件是非易失性编程元件，能够写入数据。接着，说明在非易失性存储器单元11中写入程序数据的情况下的电路结构的例子。
图20表示在图18的半导体集成电路器件中在非易失性存储器单元11的数据存储区B中进行程序数据写入时的电路结构的一个例子。
此情况下，使用设置在半导体芯片的一个外部端子13。从此外部端子13串行输入程序数据，通过在非易失性存储器单元11内设置的接口(I/F)15及纠错电路17，供给到快闪存储器单元11，由此将附加了用于校正错误数据的符号的程序数据顺序写入到数据存储区B中。
当从非易失性存储器单元11读出数据时，如前面所说明的，通过纠错电路17对保存在非易失性存储器单元11的数据存储区B中的数据执行纠错后，供给到FPGA单元12。保存在数据存储区A中的数据由纠错电路17执行纠错后或不执行纠错，被供给到FPGA单元12。
图21表示在图18中的半导体集成电路器件中在非易失性存储器单元11的数据存储区B中进行程序数据的写入时的电路结构的另一个例子。
此情况下，可使用设置在半导体芯片上的多个外部端子13。从此多个外部端子13并行输入程序数据，通过设置在非易失性存储器单元11内的接口(I/F)15及纠错电路17，供给到快闪存储器单元11，由此将程序数据写入数据存储区B。再有，接口15和快闪存储器单元11之间的数据通路既可以是并行也可以是串行。此时，可以根据从外部端子供给的数据来设定数据存储区B的位置。保存在数据存储区A中的数据用纠错电路17进行纠错后或不进行校正就被供给到FPGA单元12。图22是本发明的第三实施方式的半导体集成电路器件的半导体芯片的平面图。本实施方式的半导体芯片10与图18所示的第二实施方式半导体芯片10不同点在于，省略了多路复用器18，在半导体芯片10之上，除了集成有非易失性存储器单元11、FPGA单元12外，还集成有纠错电路17。
在第三实施方式的半导体集成电路器件中，作为非易失性存储器单元11的一个例子，除了NAND型快闪存储器单元之外，还可以形成NOR型及AND型的任意一种快闪存储器单元、具有MRAM单元的MRAM单元、具有FeRAM单元的FeRAM单元，并且，作为可编程逻辑器件单元12，还可以形成FPGA单元、具有CPLD结构的CPLD单元、DFA及其它PLD结构的单元。
在第三实施方式的半导体集成电路器件中，由于将用于对FPGA单元12进行编程的数据保存在非易失性存储器单元11中，所以即使切断电源也能够保持数据，再一次接通电源时，读出保存在非易失性存储器单元11的数据存储区B中的程序数据，供给到FPGA单元12。即，在电源每次接通的状态下，使用FPGA单元12就能实现具有与前面相同功能的电路。
如图23所示，在上述这种结构的半导体集成电路器件中，从非易失性存储器单元11读出数据时，通过纠错电路17执行纠错之后，供给到FPGA单元12。
图24表示在图22中的半导体集成电路器件中在非易失性存储器单元11的数据存储区B中进行程序数据的写入时的电路结构的一个例子。
此情况下，可使用设置在半导体芯片上的1个外部端子13。从此外部端子13串行输入程序数据，通过设置在非易失性存储器单元11内的接口(I/F)15及纠错电路17，供给到快闪存储器单元11，由此将附加了用于校正错误数据的符号的程序数据顺序写入数据存储区B。
当从非易失性存储器单元11读出数据时，如前面所说明的，通过各纠错电路17对保存在非易失性存储器单元11的数据区域A、B中的数据执行纠错后，供给到FPGA单元12。
图25表示在图22中的半导体集成电路器件中在非易失性存储器单元11的数据存储区B中进行程序数据的写入时的电路结构的另一个例子。
此情况下，可使用设置在半导体芯片上的多个外部端子13。从此多个外部端子13并行输入程序数据，通过在非易失性存储器单元11内设置的接口(I/F)15及纠错电路17，供给到快闪存储器单元11，由此将程序数据顺序写入数据存储区B。再有，接口15和快闪存储器单元11之间的数据通路既可以是并行的也可以是串行的。此时，可以根据从外部端子供给的数据来设定数据存储区B的位置。
图26至图49是使用图1中、图18中、或图22中的FPGA单元12所实现的各种电路的具体结构的例子。特别地，图26至30表示使用图1中、图18中、或图22中的FPGA单元12并且作为非易失性存储器单元11、使用NAND型快闪存储器单元从而实现用于将NAND型快闪存储器单元作为快闪存储器单元来工作所使用的各种电路时的具体结构的例子。
图26是使用FPGA单元12以实现具有快闪存储器单元(NAND型快闪存储器单元)11和主机50之间的接口电路(NAND接口)(NAND I/F)59的I/F60的例子。此情况下，通过使用FPGA，能够根据主机(host)侧的芯片结构自由地设定NAND I/F59中的数据的传送方法、总线宽度、时钟等。
再有，在图26中，由于实现了用AND接口、NOR接口来替代NAND型接口，所以尽管使用NAND型快闪存储器单元，半导体芯片也能够实质上构成装载有AND型快闪存储器单元、NOR型快闪存储器单元的结构。
此外，可以使用NOR型快闪存储器单元来作为非易失性存储器单元以替代NAND型快闪存储器单元，使用FPGA单元12来实现NOR接口，而且，由于实现NAND接口、AND接口来替代NOR接口，所以尽管使用NOR型快闪存储器单元，半导体芯片也能够实质上构成装载有AND型快闪存储器单元、NAND型快闪存储器单元的结构。
此外还有，可以使用AND型快闪存储器单元来作为非易失性存储器单元以替代NAND型快闪存储器单元，使用FPGA单元12来实现AND接口，并且，由于实现NAND接口、NOR接口来替代AND接口，所以尽管使用AND型快闪存储器单元，半导体芯片也能够实质上构成装载有NAND型快闪存储器单元、NOR型快闪存储器单元的结构。
再有，在上述说明中，虽然只说明了非易失性存储器单元11是NAND型快闪存储器单元、NOR型快闪存储器单元、AND型快闪存储器单元中的任意一种的情况，但是，也可以设置任意2种非易失性存储器单元、或3种以上的非易失性存储器单元，也可以根据它们适当地实现接口电路(I/F)60。
在下文的说明中，作为非易失性存储器单元11，以使用NAND型快闪存储器单元为例子进行说明，作为使用图26所说明的那样，非易失性存储器单元11，可以使用各种存储器单元中的至少一种存储器单元。
图27是使用FPGA单元12来实现具有NAND型I/F59及纠错电路(ECC)61的I/F60的例子。
图28是使用FPGA单元12来实现具有NAND型I/F59、纠错电路(ECC)61和不良块管理(Bad Block Management)电路(BBM)62的I/F60的例子。所谓BBM是用于检测、校正、管理快闪存储器单元11内的存储单元阵列的不良区域的电路。
图29是使用FPGA单元12来实现具有NAND I/F59、ECC61和损耗水准测量处理(Wear Leveling Treatment)电路(WLT)63的I/F60的例子。所谓WLT是用于实现快闪存储器单元11内的存储单元的长寿命化的电路。
图30是使用FPGA单元12来实现具有NAND I/F59、ECC61、BBM62和WLT63的I/F60的例子。
再有，图26至图30所示的各电路中，作为非易失性存储器单元11，除了NAND型快闪存储器单元之外，还可以形成NOR型、AND型快闪存储器单元、MRAM单元、FeRAM单元，并且，作为可编程逻辑器件单元12，除了FPGA单元之外，还可以形成具有CPLD结构的CPLD单元、DFA单元及具有其它CPLD结构的单元。
图31至图35表示使用图1中的FPGA单元12并且作为非易失性存储器单元11使用NAND型快闪存储器单元、从而实现用于将NAND型快闪存储器单元用作寄存器来工作所使用的各种电路时的具体结构的例子。
图31是使用FPGA单元12来实现具有NAND I/F59和数据缓冲器(寄存器)64的I/F60的例子。
图32是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器64和ECC61的I/F60的例子。
图33是使用FPGA单元12来实现具有NAND I/F 59、数据缓冲器64、ECC61及BBM62的I/F60的例子。
图34是使用FPGA单元12来实现NAND I/F59、数据缓冲器64、ECC61及WLT63的例子。
图35是使用FPGA单元12来实现NAND I/F59、数据缓冲器64、ECC61、BBM62及WLT63的例子。
再有，图31至图35所示的各电路中，作为非易失性存储器单元11，除了NAND型快闪存储器单元之外，还可以形成NOR型、AND型快闪存储器单元，MRAM单元，FeRAM单元，并且，作为可编程逻辑器件单元12，除FPGA单元之外，还可以形成具有CPLD结构的CPLD单元，DFA单元，及具有其它CPLD结构的单元。
图36至图40表示，使用图1中、图18中、或图22中的FPGA单元12，并且作为非易失性存储器单元11使用NAND型快闪存储器单元，实现用于将NAND型快闪存储器单元用作快闪存储器(NOR型或AND型)、SRAM(静态随机存储器)、SDRAM(同步DRAM)中任意一种来工作所使用的各种电路时的具体的构成例子。
图36是使用FPGA单元12来实现具有NAND I/F59和数据缓冲器RAM65的I/F60的例子。再有，数据缓冲器RAM65实质上是SRAM。
图37是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65和ECC61的I/F60的例子。
图38是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61及BBM62的I/F60的例子。
图39是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61及WLT63的I/F60的例子。
图40是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61、BBM62及WLT63的I/F60的例子。
在图36至图40的各电路中，通过改变数据缓冲器RAM65的I/F的结构，就能作为快闪存储器(NOR型或AND型)、SRAM及SDRAM中任意一种进行工作。
再有，图36至图40所示的各电路中，作为非易失性存储器单元11，除NAND型快闪存储器单元之外，还可以形成NOR型、AND型快闪存储器单元，MRAM单元，FeRAM单元，并且，作为可编程逻辑器件单元12，除FPGA单元之外，还可以形成具有CPLD结构的CPLD单元，DFA单元，及具有其它CPLD结构的单元。
图41至图44表示，使用图1中、图18中、或图22中的FPGA单元12，并且作为非易失性存储器单元11使用NAND型快闪存储器单元，实现用于将NAND型快闪存储器单元用作寄存器及快闪存储器这2个电路来工作所使用的各种电路时的具体的构成例子。
图41是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器64和ECC61的I/F60的例子。
图42是使用FPGA单元12来实现NAND I/F59、数据缓冲器64、ECC61及BBM62的例子。
图43是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器64、ECC61及WLT63的I/F60的例子。
图44是使用FPGA单元12来实现NAND I/F59、数据缓冲器64、ECC61、BBM62及WLT63的例子。
再有，图41至图44所示的各电路中，作为非易失性存储器单元11，除NAND型快闪存储器单元之外，还可以形成NOR型、AND型快闪存储器单元、MRAM单元、FeRAM单元，并且，作为可编程逻辑器件单元12，除了FPGA单元之外，还可以形成具有CPLD结构的CPLD单元、DFA单元及具有其它CPLD结构的单元。
此外，在图41至图44所示的各电路中，虽然示出了在主机(host)50和I/F60之间存在2条数据通路的情况，但其也可以构成为仅形成一条数据通路、利用2个电路来以时间分割的方式使用数据通路。
图45至图48表示使用图1中、图18中、或图22中的FPGA单元12并且作为非易失性存储器单元11使用NAND型快闪存储器单元、从而实现用于将NAMD型快闪存储器单元用作快闪存储器(NOR型或AND型)、SRAM及SDRAM之中的任意一种及快闪存储器(NAND型)的2个电路来进行工作所使用的各种电路时的具体结构的例子。
图45是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65和ECC61的I/F60的例子。
图46是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61及BBM62的I/F60的例子。
图47是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61及WLT63的I/F60的例子。
图48是使用FPGA单元12来实现具有NAND I/F59、数据缓冲器RAM65、ECC61、BBM62及WLT63的I/F60的例子。
在图45至图48的各个电路中，通过改变数据缓冲器RAM65的I/F的结构，就可以作为SRAM及SDRAM中的任意一种来进行工作。
再有，图45至图48所示的各电路中，作为非易失性存储器单元11，除了NAND型快闪存储器单元之外，还可以形成NOR型、AND型快闪存储器单元、MRAM单元、FeRAM单元，并且，作为可编程逻辑器件单元12，除了FPGA单元之外，还可以形成具有CPLD结构的CPLD单元、DFA单元及具有其它CPLD结构的单元。
此外，在图45至图48所示的各个电路中，示出了在主机50和I/F60之间存在2条数据通路的情况，但其也可以构成为仅形成一条数据通路、利用2个电路以时间分割的方式使用数据通路。
在上述说明中，说明了使用非易失性存储器单元11及FPGA单元12来构成具有一种或2种功能的半导体集成电路器件的情况。但，其也可以构成具有3种以上功能的半导体集成电路器件。并且，此时，也可以构成为仅形成1个数据通路、利用时间分割来进行数据传送。
图49表示使用图1中、图18中或图22中的FPGA单元12并且作为非易失性存储器单元11使用NAND型快闪存储器单元、从而实现为了开始时使NAND型快闪存储器单元作为自举ROM工作、结束向基带写入数据之后使NAND型快闪存储器单元作为快闪存储器和SRAM等来工作所使用的各种电路时的具体结构的例子。
如图中所示，使用FPGA单元12，就实现了具有NAND I/F59、标志寄存器(REG)66、转换电路(MUX)67和电路68的I/F60，电路68包含先前已说明的ECC61、BBM62、WLT63、数据缓冲器64、数据缓冲器RAM65中的至少一种。
在这种结构中，开始通过转换电路67，选择NAND型快闪存储器单元的自举区域，由此使NAND型快闪存储器单元作为自举ROM工作。
结束向基带写入数据之后，将来自主机50的标志设置在标志寄存器66中，根据此时的标志寄存器66的输出，利用转换电路67选择来自电路68的输出。此时，按照电路68的结构，作为快闪存储器和SRAM等进行工作。此情况下，也可以使用NAND型快闪存储器单元及FPGA单元12构成具有2种或2种以上功能的半导体集成电路器件。并且，此时，也可以构成仅形成1个数据通路，利用2个或2个以上的电路，以时间分割的方式使用数据通路。
再有，使用FPGA单元12，除上述各电路之外，还可以实现非易失性存储器单元的各种接口电路、各种控制电路、例如时钟发生器和运算电路等。此外，能够按照用途，实现处理器(DSP、CPU等)。
再有，在图26中，说明了使用FPGA单元12来实现具有快闪存储器单元(NAND型快闪存储器单元)11和主机50之间的接口电路(NAND接口)(NAND I/F)59的I/F60的情况，但其也可如图50所示，使用FPGA单元12来实现具有NAND接口(NAND I/F)59和NOR I/F69的I/F60，使NAND型快闪存储器单元作为NAND型快闪存储器和NOR型快闪存储器来进行工作。
并且，如图51所示，也可以使用FPGA单元12来实现具有NAND接口(NAND I/F)59和SRAM I/F70的I/F 60，使NAND型快闪存储器单元作为NAND型快闪存储器和SRAM来进行工作。
此外，如图52所示，也可以使用FPGA单元12来实现具有NAND接口(NAND I/F)59和数据缓冲器64的I/F60。
图53表示作为非易失性存储器单元11使用MRAM单元，使用图1中、图18中或图22中的FPGA单元12，从而实现用于将MRAM单元作为NAND型快闪存储器单元使用的NAND接口69情况下的结构的例子。
再有，在图53中，使用FPGA单元12来实现NOR接口、AND接口以替代NAND接口69，能够将MRAM单元作为NOR型快闪存储器单元、AND型快闪存储器单元来进行使用，并且，使用FPGA单元12，实现MRAM接口，能够将MRAM单元作为MRAM单元来使用。
图54表示作为非易失性存储器单元11使用FeRAM单元、使用图1中、图18中或图22中的FPGA单元12，从而实现用于将FeRAM单元作为NAND型快闪存储器单元使用的NAND接口70情况下的结构的例子。
此外，在图54中，使用FPGA单元12，实现NOR接口、AND接口以替代NAND接口70，能够将FeRAM单元作为NOR型快闪存储器单元、AND型快闪存储器单元来进行使用，并且，使用FPGA单元12，实现MRAM接口，能够将FeRAM单元作为MRAM单元来进行使用。
在如上所述的半导体芯片上形成的非易失性存储器单元11不限于如NAND型快闪存储器单元等那样的一个存储器单元。例如，如图55所示，作为非易失性存储器单元11，也可以形成NAND型快闪存储器单元11a和MRAM单元11b两个存储器单元。在图55的电路中，使用FPGA单元12，能够实现NAND I/F59和MRAM I/F71。并且，如图56所示，作为非易失性存储器单元11，还可以形成NAND型快闪存储器单元11a、MRAM单元11b和FeRAM单元11c三个存储器单元。在图56的电路中，使用FPGA单元12，能够实现NANDI/F59、MRAM I/F71和FeRAM I/F72。作为非易失性存储器单元11，还可以形成三个或更多的非易失性存储器单元。
再有，在图55及图56中说明了相对于NAND型快闪存储器单元11a连接NAND I/F 59、相对于MRAM单元11b连接MRAM I/F71、以及相对于FeRAM单元11c连接FeRAM I/F72的情况，但也可以对于非易失性存储器单元连接不同种类的I/F，例如对于NAND型快闪存储器11a连接MRAM I/F71或FeRAMI/F72，而且，也可以对于MRAM单元11b连接NAND I/F59或FeRAM I/F72，并且还可以对于FeRAM I/F72连接NAND I/F59或MRAM I/F71。
此外，在非易失性存储器单元为2个或更多的存储器单元的情况下，也可以将用于对FPGA单元12进行编程的数据仅存储在一个存储器单元中，或还可以在2个或更多的存储器单元中分别存储用于对FPGA单元12进行编程的数据。
权利要求
1.一种半导体集成电路器件，包括在半导体芯片上集成的可编程逻辑器件单元；在上述半导体芯片上集成、将用于对上述可编程逻辑器件单元进行编程的数据保存到数据存储区的一部分区域中的非易失性存储器单元；以及控制上述非易失性存储器单元，当接通电源时读出存储在上述数据存储区的上述一部分区域中的数据，并供给到上述可编程逻辑器件单元的控制电路。
2.根据权利要求1所述的半导体集成电路器件，其中，使用上述可编程逻辑器件单元，形成用来使上述非易失性存储器单元至少作为寄存器、快闪存储器、随机存取存储器、只读存储器中的任意一种来进行工作的第一接口电路。
3.根据权利要求1所述的半导体集成电路器件，其中，上述非易失性存储器单元是NAND型、NOR型及AND型中的任意一种快闪存储器单元、具有MRAM单元的MRAM单元、具有FeRAM单元的FeRAM单元中的至少任意一种。
4.根据权利要求1所述的半导体集成电路器件，其中，上述可编程逻辑器件单元具有FPGA结构或CPLD结构。
5.根据权利要求1所述的半导体集成电路器件，其中，通过设置在上述半导体芯片上的至少一个外部端子，将用于对上述可编程逻辑器件单元进行编程的上述数据输入到上述非易失性存储器单元。
6.根据权利要求2所述的半导体集成电路器件，还包括通过利用上述可编程逻辑器件单元形成的上述第一接口电路、与上述非易失性存储器单元之间进行数据交换的主机，上述主机包含第二接口电路，按照上述主机的规格改变上述第一接口电路的结构，或按照上述第一接口电路的规格改变上述第二接口电路的结构。
7.一种半导体集成电路器件，包括在半导体芯片上集成的可编程逻辑器件单元；在上述半导体芯片上集成、将用于对上述可编程逻辑器件单元进行编程的数据保存到数据存储区的一部分区域内的非易失性存储器单元；在上述半导体芯片上集成、且与上述可编程逻辑器件单元连接、对用于对上述可编程逻辑器件单元进行编程的数据进行纠错的纠错电路；以及控制上述非易失性存储器单元，当接通电源时读出存储在上述数据存储区的上述一部分区域中的数据，并供给到上述可编程逻辑器件单元的控制电路。
8.根据权利要求7的半导体集成电路器件，其中，上述纠错电路对从上述非易失性存储器单元的上述数据存储区的上述一部分区域中读出的上述数据进行纠错，并供给到上述可编程逻辑器件单元。
9.根据权利要求7的半导体集成电路器件，其中，利用上述可编程逻辑器件单元，形成用来使上述非易失性存储器单元至少作为寄存器、快闪存储器、随机存取存储器、只读存储器中的任意一种来进行工作的第一接口电路。
10.根据权利要求7的半导体集成电路，其中，上述非易失性存储器单元是NAND型、NOR型及AND型中的任意一种快闪存储器单元、具有MRAM单元的MRAM单元、具有FeRAM单元的FeRAM单元中的至少任意一种。
11.根据权利要求7的半导体集成电路器件，其中，上述可编程逻辑器件单元具有FPGA结构或CPLD结构。
12.根据权利要求7的半导体集成电路器件，其中，通过设置在上述半导体芯片上的至少一个外部端子，将用于对上述可编程逻辑器件单元进行编程的上述数据输入到上述非易失性存储器单元。
13.根据权利要求9的半导体集成电路器件，还包括通过利用上述可编程逻辑器件单元形成的上述第一接口电路，与上述非易失性存储器单元之间进行数据交换的主机，上述主机包含第二接口电路，按照上述主机的规格改变上述第一接口电路的结构，或按照上述第一接口电路的规格改变上述第二接口电路的结构。
14.一种半导体集成电路器件，包括在半导体芯片上集成的可编程逻辑器件单元；在上述半导体芯片上集成、将用于对上述可编程逻辑器件单元进行编程的数据存储到数据存储区的一部分区域内的非易失性存储器单元；在上述半导体芯片上集成、且与上述可编程逻辑器件单元连接、并对用于对上述可编程逻辑器件单元进行编程的数据进行纠错的纠错电路；控制上述非易失性存储器单元，当接通电源时读出存储在上述数据存储区的上述一部分区域中的数据，并供给到上述可编程逻辑器件单元的控制电路；以及在上述半导体芯片上集成、且与上述可编程逻辑器件单元、上述非易失性存储器单元及上述纠错电路连接，被供给从上述非易失性存储器单元的上述数据存储区的与上述一部分区域不同的区域中读出的数据、及从上述非易失性存储器单元的上述数据存储区的与上述一部分区域不同的区域中读出并由上述纠错电路进行纠错后的数据，并将上述两种数据的任意一种供给到上述可编程逻辑器件单元的多路复用器。
15.根据权利要求14的半导体集成电路器件，其中，使用上述可编程逻辑器件单元，形成用于使上述非易失性存储器单元至少作为寄存器、快闪存储器、随机存取存储器、只读存储器中的任意一种来进行工作的第一接口电路。
16.根据权利要求14的半导体集成电路，其中，上述非易失性存储器单元是NAND型、NOR型及AND型中任意一种快闪存储器单元、具有MRAM单元的MRAM单元、具有FeRAM单元的FeRAM单元中的至少任意一种。
17.根据权利要求14的半导体集成电路器件，其中，上述可编程逻辑器件单元具有FPGA结构或CPLD结构。
18.根据权利要求14的半导体集成电路器件，其中，通过设置在上述半导体芯片上的至少一个外部端子，将用于对上述可编程逻辑器件单元进行编程的上述数据输入到上述非易失性存储器单元。
19.根据权利要求15的半导体集成电路器件，还包括通过利用上述可编程逻辑器件单元形成的上述第一接口电路，与上述非易失性存储器单元之间进行数据交换的主机，上述主机包含第二接口电路，按照上述主机的规格改变上述第一接口电路的结构，或按照上述第一接口电路的规格改变上述第二接口电路的结构。
全文摘要
本发明最主要的特征在于，在制造半导体芯片之后，容易构成具有非易失性存储器单元(unit)的功能以及各种功能的电路。本发明的半导体集成电路器件，其特征在于，包括在半导体芯片(10)上集成的可编程逻辑器件单元(12)；在半导体芯片上集成的、将用于对可编程逻辑器件单元(12)进行编程的数据保存在数据存储区的一部分数据存储区之中的非易失性存储器单元(11)；以及控制非易失性存储单单元(11)，并在接通电源时读出在一部分数据存储区中保存的数据，供给到可编程逻辑器件单元(12)的控制电路。
文档编号H01L21/70GK1881471SQ20061009988
公开日2006年12月20日 申请日期2006年6月2日 优先权日2005年6月2日
发明者濑田涉二, 吉本健 申请人:株式会社东芝