专利名称：材料层与电容器和半导体存储器及其制造方法
技术领域：
本发明涉及沉积材料层的方法，更特别地，本发明涉及能够增加贵金属层在铁电层上的沉积速率的制造材料层的方法、使用该材料层的铁电电容器的制造方法、通过该方法制造的铁电电容器、以及具有该铁电电容器的半导体存储器及其制造方法。
背景技术：
半导体器件大致划分为随机存取存储器(RAM)和只读存储器(ROM)，RAM是易失性的并且可以自由地读和写，而ROM则是非易失性的且只能读取。虽然有多种RAM，但是动态RAM(DRAM)是最广为人知的。DRAM不但具有高的集成度而且可以高速工作。然而，DRAM的缺点在于是易失性的并且在工作期间需要周期性地刷新。近来，已经引入了非易失存储器，其保持了DRAM的优点但是却没有DRAM的缺点。这样的非易失存储器划分为铁电RAM(FRAM)、磁RAM(MRAM)和相RAM(PRAM)，其中FRAM使用高介电常数的电介质取代DRAM的电容器的电介质，MRAM使用磁隧穿结单元取代DRAM的电容器，而PRAM使用相变层取代DRAM的电容器。
DRAM和FRAM的每个单位单元都包括一个晶体管和一个电容器。所以，DRAM和FRAM具有同样的构造，而仅在于数据的易失性特性方面不同。电容器的电容正比于它的电极和电介质之间的接触面积，而反比于它的上电极和下电极之间的间距。而且，DRAM和FRAM集成度的增加则意味着形成电容器的面积减少。因此，为了在充分地确保电容器的电容的同时增加DRAM和FRAM的集成度，电容器应该以三维结构形成。所以，已经引入了具有圆柱形形状的三维电容器。通过形成三维结构的电容可以获得理想集成度的存储器。然而，以三维结构形成电容器意味着电容器的结构更加复杂了。所以，难于使用比如CVD的传统沉积方法来在高集成度的DRAM和FRAM中形成三维结构的电容器。因此，已经开发了能够以原子单位堆叠材料层的原子层沉积(ALD)。根据ALD，可以形成用传统沉积方法不能获得的具有极好阶梯覆盖性的材料层，而且可以在复杂结构的下层上沉积材料层，在该复杂结构上使用传统沉积方法并不能形成的材料层。
然而，目前在以三维结构形成的铁电层上形成电极的工艺中暴露出了ALD所导致的问题。
具体而言，当在沟槽结构中形成的铁电层(例如钛酸铅锆(PZT)层)上使用ALD以预定贵金属(例如Ir)形成上电极时，ALD可以在位于沟槽之间的铁电层的平坦区域上形成Ir层，但是却不能在沟槽的内侧上形成Ir层。即，传统ALD不能均匀地在三维结构的铁电层的整个区域上形成具有极好阶梯覆盖性的上电极，如图1所示。
图1是示出使用传统ALD在PZT层10上形成Ir层12的扫描透射电子显微镜(STEM)的照片。
参考图1，Ir层12以均匀的厚度形成位于沟槽14之间的PZT层10的平坦部分上，但是却没有形成在沟槽14的内侧(即，内壁和底部)上。这样的结果意味着，当使用现有技术的ALD在具有沟槽结构的PZT层10上形成Ir层12时，在沟槽14的内部没有Ir层12。在图1中，参考标号8表示由Ir形成的下电极。
发明内容
本发明提供了一种能够增加贵金属层在铁电层上的沉积速率的制造材料层的方法。
本发明还提供了三维结构的铁电电容器的制造方法，使用该制造材料层的方法能够获得上电极优异的阶梯覆盖率并因此获得大的电容。
本发明还提供了通过上述方法制造的铁电电容器。
本发明还提供了半导体存储器及其制造方法，通过提供上述铁电电容器能够获得高的集成度和高的可靠性。
根据本发明的一个方法，提供了一种制造材料层的方法，该方法包括形成铁电层；将铁电层暴露于籽等离子体；以及在暴露于籽等离子体的铁电层的区域上，形成包括籽等离子体的源材料的材料层。
铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。材料层可以使用原子层沉积(ALD)形成。籽等离子体可以是Ir等离子体或SrO等离子体。材料层可以选自Ir层、Ru层、Pt层、Rh层、SrO层、IrOx层、RuOx层和RhOx层。籽等离子体可以暴露持续5-10秒。
根据本发明的另一方面，提供了一种用于制造电容器的方法，该方法包括形成下电极；在下电极上形成铁电层；将铁电层暴露于籽等离子体；使用包括包含在籽等离子体的源材料的材料层，在暴露于籽等离子体的铁电层区域上形成上电极。
在该方法中，下电极可以形成在形成有具有预定宽度和深度的沟槽位置的衬底上，使得下电极覆盖沟槽的侧壁和底部。沟槽每个可以具有小于0.39μm的宽度。上电极和下电极的至少之一可以使用原子层沉积由选自Ir、Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。
籽等离子体和铁电层可以由上述的多种材料形成，且等离子体可以暴露相同的时间段。
根据本发明的另一方面，提供了一种电容器，所述电容器包括下电极；铁电层；以及上电极；其中，下电极在包括每个具有预定宽度和深度的沟槽的衬底上，下电极覆盖沟槽的侧壁和底部，并且每个沟槽具有小于0.39μm的宽度，且上电极覆盖形成在铁电层的沟槽内部中的整个区域。
在该电容器中，形成上电极和下电极中至少一个的材料以及形成铁电层的材料可以与上述方法所使用的那些相同。
根据本发明的另一个方面，提供了一种半导体存储器，其包括电容器，具有顺序堆叠于其中的下电极、铁电层、上电极；以及晶体管，其中，下电极在包括每个具有预定宽度和深度的沟槽的衬底上，下电极覆盖沟槽的侧壁和底部，并且每个沟槽具有小于0.39μm的宽度，且上电极覆盖形成在铁电层的沟槽内部中的整个区域。
在该半导体存储器中，上电极和下电极的至少一个和铁电层可以与上述制造电容器的方法中所使用的那些相同。
根据本发明的另一个方面，提供了一种形成包括电容器和晶体管的半导体存储器的制造方法，该方法包括形成连接到晶体管的下电极；形成在下电极上的铁电层；将铁电层暴露于籽等离子体；使用包括包含在籽等离子体的源材料的材料层，在暴露于籽等离子体的铁电层区域上形成上电极。
在该方法中，下电极形成在形成有具有预定宽度和深度的沟槽位置的衬底上，使得下电极覆盖沟槽的侧壁和底部。沟槽每个具有小于0.39μm的宽度。
上电极和下电极可以与上述半导体存储器的那些相同。而且与籽等离子体和铁电层相关事物可以与上述方法中使用的那些相同。
根据本发明，不管铁电层的形状如何，可以在铁电层的整个暴露区域上形成贵金属的上电极。所以，可以确保铁电层和上电极之间宽的接触面积，使得可以充分确保铁电电容器的电容器。而且，根据本发明的半导体存储器的制造方法形成了上述铁电电容器。所以，由于当使用制造半导体存储器的方法时，可以制造具有足够电容的铁电电容器，所以可以改善半导体存储器的操作稳定性。
参考附图，通过详细地描述本发明的示范性实施例，本发明的上述及其它特征和优点将变得更加清楚，在附图中图1是使用ALD形成的传统铁电电容器的STME照片；图2是形成根据本发明的实施例的材料层的形成方法的流程图；图3A到图3D是逐步说明参考图2的流程图的制造材料层的方法的剖面图；图4A到4D示出根据本发明的第一试验的结果的扫描电子显微镜(SEM)照片；图5是图示根据本发明的第一试验的结果的曲线图；图6是根据本发明实施例的铁电电容器的剖面图；图7到图9是逐步说明图6的铁电电容器制造方法的剖面图；图10示出根据本发明的第二实施例中形成的电容器的STEM照片；图11是示出在本发明的第二试验中形成的电容器的STEM照片，其中该照片已经转变为黑白照片以更加清楚地图示电容器结构；图12和13是图示了由根据本发明制造电容器的方法制造的第一电容器和形成为平坦结构的传统第二电容器测量的电特性的曲线图；以及图14是包括根据本发明的实施例的铁电电容器的半导体存储器的剖面图。
具体实施例方式
下面将参考附图更加完整地对本发明进行说明，在附图中示出了本发明的示范性实施例。图中，为了清楚起见夸大了层和区域的厚度。
首先，下面将说明根据本发明实施例的制造材料层的方法。
参考图2，该方法包括第一操作到第三操作20、22和24。第一操作20形成平的铁电层。此刻，铁电层可以用PZT层形成。该铁电层也可以用选自PLZT层、SBT层、BLT层或BST层的一种形成。第二操作22将铁电层暴露于籽等离子体(seed plasma)持续预定时间，例如5-10秒。该籽等离子体是使用在随后的工艺中形成在铁电层上的材料作为源气体的等离子体。例如，当在随后的工艺中形成在铁电层上的材料层是Ir层或SrO层时，该籽等离子体可以是Ir等离子体或SrO等离子体。这样的等离子体可以使用溅镀设备形成。
第三操作24形成一材料层，该材料层包括在暴露于籽等离子体的铁电层的区域上用作种子的材料。此刻，虽然该材料层可以是Ir层，但是该材料层也可以是选自Ru层、Pt层、Rh层、SrO层、IrOx层、RuOx层或RhOx层的一种。
图3A到图3D是逐步说明上述制造材料层的方法的剖面图。
参考图3A到图3D，将介电层30的上表面暴露于籽等离子体32。当将介电层30的上表面暴露于籽等离子体32时，种子34形成在介电层30的上表面上，如图3C所示。种子34均匀地分布在暴露于籽等离子体32的介电层30的整个上表面上。随后，使用ALD将与种子相同的材料沉积在介电层30上。此刻，材料以种子34为中心生长。结果，具有预定厚度的材料层36形成在介电层30上，如图3D所示。虽然材料层36可以是Ir层，但是材料层36也可以是上述的其它层。
本发明人进行了第一试验以验证根据本发明的制造材料层的方法的优异性能。
该第一试验根据如下四种情形进行。
在第一情形中，氧化硅层形成为平的，然后Ir层形成在该氧化硅层上。
在第二情形中，Ir层形成在未暴露于籽等离子体的PZT层上。
在第三情形中，PZT层用作铁电层，该PZT层的上表面暴露于Ir等离子体持续5秒钟，然后将Ir层形成在PZT层上。
在第四情形中，Ir层以与第三种情形相同的方式形成，但是PZT层的上表面暴露于Ir等离子体持续10秒钟。
在第一到第四种情形，使用ALD以相同的时间段形成所有的Ir层。
图4A到4D示出了第一试验的结果。在这些图中，“ALD Ir”表示使用ALD形成的Ir层，“ALD Ir”附近的数值表示Ir层的厚度。图4C和图4D中“5秒钟”和“10秒钟”分别表示暴露于Ir等离子体的时间。
图4A到4D分别示出了第一到第四种情形的结果。
比较图4A和4B显示了Ir层在SiOx层上比在未暴露于Ir等离子体的PZT层上形成得更好。但是，比较图4A和4C或4D显示形成在SiOx层上的Ir层具有28.7nm的厚度，而形成在暴露于Ir等离子体持续5、10秒钟的PZT层上的Ir层分别具有30.8nm和39.0nm的厚度。因此，这揭示了形成在暴露于Ir等离子体的PZT层上的Ir层比形成在SiOx层上的Ir层要厚。而且，比较图4C和4D显示了形成在PZT层上的Ir层的厚度随着该PZT层暴露于Ir等离子体的时间增加而增加。图5总结了这些结果。
在图5中，水平轴表示其上形成了Ir氧化物层的材料层的种类。“PZT”表示未暴露于Ir等离子体的PZT层(称为第一PZT层)。“PZT(5秒)”和“PZT(10秒)”分别表示暴露于Ir等离子体持续5秒钟的PZT层(称为第二PZT层)和暴露于Ir等离子体持续10秒钟的PZT层(称为第三PZT层)。在图5中，竖直轴表示形成在材料层上的Ir层的厚度。
参考图5，根据第一试验，形成在第一PZT层上的Ir层比形成在SiOx层上的Ir层要薄21％，然后形成在第二PZT层上的Ir层比形成在SiOx层上的Ir层要厚8％。而且，形成在第三PZT层上的Ir层比形成在SiOx层上的Ir层要厚35％。当将形成在第一PZT层上的Ir层作为基准时，形成在第二PZT层上的Ir层比形成在第一PZT层上的Ir层厚36％，形成在第三PZT层上的Ir层比形成在第一PZT层上的Ir层厚72％。
下面将参考图6说明根据本发明实施例的电容器，该电容器包括使用根据本发明的制造材料层的方法的要旨所形成的铁电层。
参考图6，在衬底40上形成预定宽度W1的沟槽42。宽度W1可以小于0.39μm，且可以优选为0.32μm。衬底40可以是绝缘层。在衬底40上存在覆盖沟槽44的侧壁和底部的下层44。下层44用作下电极。虽然下层44可以是Ir层，但是下层44可以是选自Ru层、Pt层、Rh层、SrO层、IrOx层、RuOx层或RhOx层的一种。作为铁电层的PZT层46形成在下层44的整个区域上。PZT层46可以是另一铁电层，即可以是选自PLZT层、SBT层、BLT层或BST层的一种。上层48在PZT层46的整个区域上。上层48用作电容器的上电极。上层48可以用与下层44相同的材料形成，但是也可以用与下层44不同的材料形成。而且，上层48可以形成来在形成PZT层46之后完全地填充沟槽42的剩余内部区域。
将参考图7到图9说明本发明的电容器制造方法。
参考图7，预定深度的沟槽42形成在衬底40中。衬底40可以是使用例如氧化硅层的绝缘层形成。而且，沟槽42的宽度W1小于0.39μm，优选小于0.32μm。在形成沟槽42之后，用作下电极的下层44形成在衬底40上。使用ALD来形成下层44来覆盖沟槽42的侧壁和底部。下层44可以使用Ir层形成。然而，下层44可以是选自Ru层、Pt层、Rh层、SrO层、IrOx层、RuOx层或RhOx层的一种。之后，PZT层46可以形成在下层44的整个区域上。PZT层46可以使用ALD形成。PZT层46可以由于另外的铁电层替代，即可以是选自PLZT层、SBT层、BLT层或BST层的一种。在形成PZT层46之后，PZT层46暴露于籽等离子体P1持续预定时间，例如5-10秒钟。暴露时间可以根据形成在PZT层46上的材料而变化。籽等离子体P1例如可以使用溅镀产生。籽等离子体P1可以是包括在随后的工艺中形成在PZT层46上的材料层的成分的等离子体。例如，当材料层是Ir层时，籽等离子体P1可以是Ir等离子体。当材料层是SrO层时，籽等离子体P1可以是SrO等离子体。
在PZT层46暴露于籽等离子体P1时，种子N1均匀地分布在PZT层46上，如图8所示。种子N1是在随后的工艺期间形成在PZT上的材料层的成分。种子可以由Ir、SiO、Ru或Pt形成。种子N1是材料层的生长中心，该材料层将形成在PZT层46上。这些种子N1也均匀地形成在覆盖PZT层46的沟槽42的侧壁和底部的部分的表面上。
在形成种子N1之后，上层48形成在PZT层46上，如图9所示。上层48可以使用ALD形成。上层48可以由与下层44相同的材料形成，但是也可以由与下层44不同的材料形成。当上层48使用ALD形成时，用于形成上层48的源气体(例如，Ir前驱体气体)被提供到PZT层上方。源气体使用种子N1为中心聚集和生长。参考图8，由于种子N1均匀地分布在PZT层46的整个区域上，所以上层48连续地形成在包括形成沟槽42的区域的PZT层46的整个区域上。
本发明人进行了第二试验以验证根据本发明的电容器的方法的优点。
在第二试验中，发明人使用制造电容器的上述方法制造了实际铁电电容器。此刻，氧化硅层用作衬底40，每个直径为0.18μm的沟槽形成在衬底40中。而且PZT层用作铁电层，Ir层用作下层44和上层48。因此，在溅镀设备产生的Ir等离子体用作籽等离子体P1。而且，将PZT层暴露于Ir等离子体持续10秒钟。
图10是显示在第二试验中形成的电容器的STEM。在图10中，参考标号60、62和64分别表示用作下层44的下Ir层、PZT层和用作上层48的上Ir层。而且，参考标号66表示形成氧化硅衬底70中的沟槽。
参考图10，上Ir层64形成在沟槽66内部的部分PZT层62上，并包围沟槽66，且上Ir层64从沟槽66的内侧连接到外侧而无断开。
图11是示出在本发明的第二试验中形成的电容器的STEM照片，其中该照片已经转变为黑白照片以更加清楚地图示电容器结构。
参考图11，可以清楚地知道上Ir层64连续地形成，在沟槽66的内部没有断开。
第二试验示出，当根据本发明形成铁电电容器时，上Ir层64正常而无断开地形成在沟槽66内部的PZT层62上。
当在本发明的铁电电容器中上Ir层64只形成在沟槽66周围的部分PZT层62上而没有正常地形成在沟槽66内部的部分PZT层62上时，上Ir层64和PZT层62之间的接触面积仅限于沟槽66的周围部分。因此，上Ir层64和PZT层62之间的有效接触面积相比平坦结构的传统电容器中的上电极和介电层之间的有效接触面积变化不大。因此，二者的电特性不会有很大的不同。
然而，如第二试验所验证的，在本发明的铁电电容器中上Ir层64还正常地形成在沟槽内部上形成的部分PZT层62上，从而可以期望本发明的铁电电容器的电特性不同于介电层和电极形成为平坦结构的传统电容器的电特性。
为了验证上述事实，本发明人使用根据本发明的制造电容器的方法形成了具有三维结构的铁电电容(简称第一电容器)，并且制造了下电极、铁电层、上电极形成为平坦结构的另外的电容器(简称第二电容器)，以在第一电容器和第二电容器之间进行比较。接下来，本发明人分别测量了第一电容器和第二电容器的电特性。同时，发明人制造了两个第一电容器。一个第一电容器具有宽度为0.25μm的沟槽，而另一个第一电容器具有宽度为0.32μm的沟槽。
图12和13是图示了第一电容器和第二电容器测量的电特性的曲线图。
参考图12，曲线图G1和G2图示了沟槽宽度分别为0.25μm和0.32μm的两个第一电容器的极化相对于电压的特性。曲线图G3图示了第二电容器的极化相对于电压的特性。该极化相对于电压的特性已经在电压为2.1V下测量。
比较曲线图G1和G3显示沟槽宽度为0.25μm的第一电容器的极化率远大于第二电容器的极化率。而且，比较曲线图G1和G2显示沟槽宽度为0.32μm的第一电容器的极化率大于沟槽宽度为0.25μm的第一电容器的极化率。
从这些结果，可以知道本发明的电容器的极化率明显大于传统电容器的极化率，而且当沟槽宽度大时本发明的电容器具有较大的极化率。
参考图13，曲线图G4和G5图示了沟槽宽度分别为0.25μm和0.32μm的两个第一电容器的电荷密度Q相对于电压的特性。曲线图G6图示了第二电容器的电荷密度Q相对于电压的特性。该电荷密度Q相对于电压的特性在电压为2.1V下测量。
比较曲线图G4和G6显示第二电容器的电荷密度为约24μC/cm2，沟槽宽度为0.25μm的第一电容器的电荷密度为约39μC/cm2，这揭示沟槽宽度为0.25μm的第一电容器的电荷密度比第二电容器高约60％。而且，比较曲线图G4和G5显示沟槽宽度为0.25μm的第一电容器的电荷密度为约39μC/cm2，而沟槽宽度为0.32μm的第一电容器的电荷密度为约48μC/cm2，这揭示当沟槽宽度增加时电荷密度增加。
由于极化率和电荷密度正比于电容器的电极和电介质之间的有效接触面积，所以上述关于极化率和电荷密度的测量结果验证了第二试验的结果是合理的。
下面将说明具有使用根据本发明的电容器制造方法形成的铁电电容器的半导体存储器。
参考图14，第一杂质区74和第二杂质区76彼此间隔开并形成在第二半导体衬底70中。第一杂质区74和第二杂质区76包含有预定导电杂质，例如注入其中的n型导电杂质。所注入的杂质根据晶体管的类型而不同。第一杂质区74和第二杂质区76之一是源极区域，而另一个是漏极区域。栅极堆叠材料72形成在第一杂质区74和第二杂质区76之间的衬底70上。栅极堆叠材料72包括顺序堆叠于其中的栅极氧化物层和栅电极。连接第一杂质区74和第二杂质区76的沟道形成在栅极堆叠材料72之下。第一杂质区74和第二杂质区76和栅极堆叠材料72构成了晶体管。覆盖第一杂质区74和第二杂质区76和栅极堆叠材料72的层间绝缘层78形成在衬底70上。层间绝缘层78可以是氧化硅层或BPSG层。暴露第二杂质区76的接触孔80形成在层间绝缘层78中，并且接触孔80填充有导电塞82。绝缘层84形成在层间绝缘层78上。绝缘层84可以是氧化硅层。暴露导电塞82的过孔86形成在绝缘层84中。过孔86具有小于0.39μm的直径W2，优选小于0.32μm。下电极88形成在绝缘层84上。下电极88覆盖过孔86的侧壁和底部。虽然下电极88可以由Ir形成，但是下电极88可以由除Ir之外的其它贵金属形成，即可以由选自Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。铁电层90形成在下电极88上。铁电层90形成在包括过孔86的下电极88的整个区域上。虽然铁电层90可以是PZT层，但是铁电层90可以是另外的铁电层，其可以是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。上电极92形成在位于过孔86周围的铁电层90上。上电极92也形成在位于过孔86内部的铁电层90的整个区域上。上电极92可以形成来填充形成铁电层90之后剩余的部分过孔86。虽然上电极可以由Ir形成，但是上电极92可以由其它贵金属形成，与下电极88相同。
具有上述构造的半导体存储器可以以如下的操作来制造。
即，如图14所示的半导体存储器可以使用包括如下的操作来制造，所述操作包括在半导体衬底70上形成晶体管；在衬底70上形成层间绝缘层78，形成穿过层间绝缘层78并连接到第二杂质区域76的导电塞82；在层间绝缘层78上形成绝缘层84，在绝缘层84中形成过孔86(或沟槽)；在过孔86中顺序堆叠下电极88、铁电层90、上电极92，其中铁电层90的表面暴露于使用构成上电极的材料作为种子的籽等离子体持续预定时间，例如5-10秒。
虽然已经参考优选实施例对许多细节进行了说明，但是这些优选实施例仅应该认为是说明性的而非限制性的。所以，本领域的普通技术人员可以形成使用沟槽结构的变形的双圆柱结构的三维结构电容器。而且，本发明的要旨不但可以用于解决铁电层和贵金属层之间的沉积问题，而且可以用于解决除介电层之外的其它沉积问题。
如上所述，不管铁电层的几何形状如何，本发明可以允许贵金属制成的上电极可以连续地形成而在铁电层的暴露部分上没有断开。所以，可以确保铁电层和上电极之间宽的接触面积，使得可以充分确保铁电电容器的电容。而且，根据本发明的制造半导体存储器的方法提供了上述铁电电容器。所以，由于当使用制造半导体存储器的方法时，可以制造具有足够电容器的铁电电容器，所以可以改善半导体存储器的操作稳定性。
尽管已经参考本发明的示范性实施例对本发明进行具体的示出和说明，但是本领域的普通技术人员应该理解，在不脱离权利要求所定义的本发明的要旨和范围的情况下，可以进行许多形式和细节的变化。
权利要求
1.一种制造材料层的方法，所述方法包括形成铁电层；将所述铁电层暴露于籽等离子体；以及在暴露于所述籽等离子体的铁电层的区域上，形成包括所述籽等离子体的源材料的材料层。
2.根据权利要求1的方法，其中，所述铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。
3.根据权利要求1的方法，其中，所述材料层是使用原子层沉积形成的。
4.根据权利要求1的方法，其中，所述籽等离子体是Ir等离子体或SrO等离子体。
5.根据权利要求1的方法，其中，所述材料层是选自Ir层、Ru层、Pt层、Rh层、SrO层、IrOx层、RuOx层和RhOx层的一种。
6.根据权利要求4的方法，其中，所述籽等离子体暴露5-10秒。
7.一种用于制造电容器的方法，所述方法包括形成下电极；在所述下电极上形成铁电层；将所述铁电层暴露于籽等离子体；使用包括包含在所述籽等离子体的源材料的材料层，在暴露于所述籽等离子体的铁电层区域上形成上电极。
8.根据权利要求7的方法，其中，所述下电极形成在形成有每个具有预定宽度和深度的沟槽位置的衬底上，使得所述下电极覆盖所述沟槽的侧壁和底部。
9.根据权利要求8的方法，其中，所述沟槽每个具有小于0.39μm的宽度。
10.根据权利要求7的方法，其中，所述上电极使用原子层沉积由选自Ir、Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。
11.根据权利要求7的方法，其中，所述籽等离子体是Ir等离子体或SrO等离子体。
12.根据权利要求7的方法，其中，所述铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。
13.根据权利要求7的方法，其中，所述籽等离子体暴露持续5-10秒。
14.一种电容器，包括下电极；铁电层；以及上电极；其中，所述下电极在包括每个具有预定宽度和深度的沟槽的衬底上，所述下电极覆盖所述沟槽的侧壁和底部，并且每个沟槽具有小于0.39μm的宽度，且所述上电极覆盖形成在所述铁电层的沟槽内部中的整个区域。
15.根据权利要求14的电容器，其中，所述上电极和下电极中至少一个由选自Ir、Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。
16.根据权利要求14的电容器，其中，所述铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。
17.一种半导体存储器，包括电容器，具有顺序堆叠于其中的下电极、铁电层、上电极；以及晶体管，其中，所述下电极在包括每个具有预定宽度和深度的沟槽的衬底上，所述下电极覆盖所述沟槽的侧壁和底部，并且每个沟槽具有小于0.39μm的宽度，且所述上电极覆盖形成在所述铁电层的沟槽内部中的整个区域。
18.根据权利要求17的半导体存储器，其中，所述上电极和下电极中至少一个由选自Ir、Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。
19.根据权利要求17的半导体存储器，其中，所述铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。
20.一种形成包括电容器和晶体管的半导体存储器的制造方法，所述方法包括形成连接到所述晶体管的下电极；形成在所述下电极上的铁电层；将所述铁电层暴露于所述籽等离子体；使用包括包含在所述籽等离子体的源材料的材料层，在暴露于所述籽等离子体的铁电层区域上形成上电极。
21.根据权利要求20的方法，其中，所述下电极形成在形成有每个具有预定宽度和深度的沟槽位置的衬底上，使得所述下电极覆盖所述沟槽的侧壁和底部。
22.根据权利要求21的方法，其中，所述沟槽每个具有小于0.39μm的宽度。
23.根据权利要求20的方法，其中，所述上电极使用原子层沉积由选自Ir、Ru、Pt、Rh、SrO、IrOx、RuOx或RhOx的一种形成。
24.根据权利要求20的方法，其中，所述籽等离子体是Ir等离子体或SrO等离子体。
25.根据权利要求20的方法，其中，所述铁电层是选自锆钛酸铅层、锆钛酸铅镧层、钛酸锶铋层、钛酸铋镧层或钛酸锶钡层的一种。
26.根据权利要求20的方法，其中，所述籽等离子体暴露持续5-10秒。
全文摘要
本发明提供了能够增加贵金属层在铁电层上的沉积速率的制造材料层的方法、使用该材料层的铁电电容器的制造方法、通过该方法制造的铁电电容器、以及具有该铁电电容器的半导体存储器及其制造方法。根据制造材料层的方法，形成了铁电电容器。之后，将铁电层暴露于籽等离子体，包括籽等离子体的源材料的材料层形成在铁电层暴露于籽等离子体的区域上。
文档编号H01L21/82GK1909194SQ20061010589
公开日2007年2月7日 申请日期2006年7月13日 优先权日2005年7月13日
发明者具俊谟, 徐范锡, 朴永洙, 李正贤, 申尚旻, 金锡必 申请人:三星电子株式会社